はてなブックマーク - GitHub - MrJake222/debug_uart: Debugging UART interface for 6502/RISC-V
https://b.hatena.ne.jp/entry/s/github.com/MrJake222/debug_uart
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masterq
https://b.hatena.ne.jp/masterq/20260309#bookmark-4784249850785024930
プログラムバイナリをCPUリセットしてからRAMにシリアルを経由して書き込める。便利。upload.shは別のリポジトリからシンボリックリンクして使うことを想定している
2026-03-09T04:46:25Z
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serial
verilog
fpga
cpu
risc-v
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6502
ram
memory