オープンソース・アウトオブオーダCPU NaxRiscvを概観する (GShareのソースコードを概観する1) - FPGA開発日記

NaxRiscvのGShareに関連するソースコードを読んでいきたいと思う。 基本的にはSpinal-HDLのブロックを引っ張り出してVerilogのモジュールでまとめ上げて、わかりにくい展開されたような論理をまとめていったうえで中身を解析する。 まず、GShareのためのメモリとしては8-bit x 4096エントリのものが用意されている。8-bitというのは、フェッチが64ビットでその中に16-bit命令が4つ入れられるため、2-bit counter x 4という構成になってるのだともう。 logic [ 7: 0] mem_counter [0:4095]; まずはGshareの読み込みについてみてみよう。Fetchステージ0において、まずはGShareのテーブルを参照するようだ。 always @(posedge clk) begin if(FetchPlugin_stages_