Verilog// Verilog-HDL の Module の説明 // {} は必要に応じて記入することを示す。必要でない場合は記述することはいらない。 // <> はバスの情報やビット幅の定義をする場合に必要である。 {`timescale 単位 / 精度} {`include "ファイル名"} {`define マクロ名 値} module モジュール名<(ポート名,{ポート名})>; {input <[ビット幅]> ポート名,{ポート名};} {output <[ビット幅]> ポート名,{ポート名};} {inout <[ビット幅]> ポート名,{ポート名};} // オブジェクト宣言 {reg <[ビット幅]> レジスタ名,{レジスタ名};} // 記憶素子 {reg [ビット幅] メモリ名[アドレ
