Avoiding instruction cache misses
Avoiding instruction cache misses21 June 2019Modern processors are quite complex, with many parts having the potential to become a bottleneck. It is relatively easy to reason about the performance of short pieces of code, especially if memory effects are kept to a minimum. Both static analysis tools like LLVM MCA and microbenchmarks can provide a lot of information in such cases. However, the beha
2006年10月31日
1 2006 年 10 月 31 日 サイエンティフック・システム研究会 科学技術計算分科会 2006 年度会合資料 SPARC64 V/VI の高性能，高信頼技術 富士通株式会社 サーバシステム事業本部 井上 愛一郎 inoue.aiichiro@jp.fujitsu.com [アブストラクト] 富士通は黎明期である 1950 年代からコンピュータハードウェアの開発に一貫して取り組んできた．この長い 開発の歴史の中で，富士通では信頼性を常にテーマとして掲げると同時に，最先端の高性能技術を開発して きた． これらの高性能と高信頼の技術を盛り込んだメインフレームの CPU をベースにして，2000 年から SPARC64 V の開発に着手して，これを 2003 年から出荷した． そして 2004 年には，これを 90nm の最先端半導体に焼き なおした二世代目の SPARC64 V＋を出荷し
'Neural network' spotted deep inside Samsung's Galaxy S7 silicon brain
'Neural network' spotted deep inside Samsung's Galaxy S7 silicon brain Hot Chips Samsung has revealed the blueprints to its mystery M1 processor cores at the heart of its S7 and S7 Edge smartphones. International versions of the top-end Android mobiles, which went on sale in March, sport a 14nm FinFET Exynos 8890 system-on-chip that has four standard 1.6GHz ARM Cortex-A53 cores and four M1 cores r
Software optimization resources. C++ and assembly. Windows, Linux, BSD, Mac OS X
See also my blog Contents Optimization manuals Vector class library Object file converter and disassembler Subroutine library ForwardCom: An open standard instruction set for high performance microprocessors Test programs for measuring clock cycles in C++ and assembly code Floating point exception tracking and NaN propagation CPUID manipulation program Links Optimization manuals This series of fiv
実行した命令数をカウントする - Fixstars Tech Blog /proc/cpuinfo
一週間で三回ぐらい聞かれたので知っている範囲で書いておきます。 パフォーマンスカウンタの値をとる 全命令をカウントするINST_RETIREDがありますが、もう少し詳細な値も取れます。 http://www.intel.com/content/www/us/en/processors/architectures-software-developer-manuals.html の、Volume 3B: part2 Chapter19 から対応するCPUを探して、欲しいカウンタを探してみましょう。 UOPS_EXECUTED_PORT.PORT_{0,1,..} (Event=0xb1, Umask=0x01) など 実行ポートごとに取得できます。uops単位なのでx86命令単位より増える可能性があります UOPS_DISPATCHED_PORT.PORT_{0,1,..} (Event=0x
北森瓦版 - TSMC 16nm FinFETのリスク生産を2013年に前倒し
北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.) TSMC Pulls 16nm FinFET Risk Production to 2013.（X-bit labs） TSMC starts FinFETs in 2013, tries EUV at 10 nm（EETimes） TSMCは16nm FinFETプロセスを使用したチップのリスク生産を前倒しし、2013年中に開始するとした。つまり16nm FinFETプロセスを使用した製品が予想されていたいたよりも早く登場する可能性が出てきた。 「今後7～8年はTSMCは先端プロセスを引っ張っていけるであろう。あるいはその先も可能かもしれない。TSMCは10nmや7nmも見据えており、ムーアの法則が続く限りは先端プロセスを追い続ける」 TSMCのCEOであり設立者である
CPUのアーキテクチャをトイレに例えると | Hinemosu
おもろい。たとえ方がうまいなぁ。 消え気味なのでコピペ。 155 ：・良く分かるパイプライン ：04/04/26 17:20 ID:B6tZVOSS 「おしっこをして手をあらってでてくる」。 トイレが一室しかないと混雑時は長蛇の列ができます。 1.おしっこをする 2.手を洗う。 二段のパイプにすると、手を洗ってる間に別の人が用を足せるようになります。 トイレ一室で二人が気持ちよくなれて、効率が倍になります。 もうすこし深くしてみましょう。 1.ジッパーを下げる 2.ちんちんとりだす 3.放尿する 4.しずくを切ってちんちんしまう。 5.ジッパーをあげる 6.手を洗う 7.紙を使って手をふく 7ステージに分解すると、なんと 7人が同時に処理できます。 これがパイプラインです。 156 ：・良く分かるスーパスケーラ ：04/04/26 17:21 ID:B6tZVOSS トイレの利用はおしっこ
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[PDF] マイクロプロセッサ・アーキテクチャ - コンピュータの中核部分を考える
マイクロプロセッサ・アーキテクチャ
【後藤弘茂のWeekly海外ニュース】 AMDがZen 2で採用した現在最強の分岐予測「TAGE」
Chip Architect: Detailed Architecture of AMD's Opteron
https://www.usenix.org/system/files/conference/usenixsecurity17/sec17-koppe.pdf
【福田昭のセミコン業界最前線】 日本企業とIntelの「真剣勝負」から生まれた世界初のマイクロプロセッサ
https://www.intel.co.jp/content/dam/www/public/ijkk/jp/ja/documents/developer/IA32_Arh_Dev_Man_Vol3_i.pdf
4. Instruction tables - Lists of instruction latencies, throughputs and micro-operation breakdowns for Intel, AMD and VIA CPUs
初めてのCPUを作ってみた
【山田祥平のRe:config.sys】 【IDF特別編】ノートPCの常識を覆すHaswellのタヌキ寝入り