5.3 モジュール宣言(module, endmodule) module モジュール名(入出力ポート名); … … 回路の記述 … … endmodule モジュールとは回路ブロックのことです。Verilog-HDL で回路やシミュレーションの記述を行うときには必ず宣言します。モジュールの最後は endmodule と記述します。 module には必ずセミコロン“;”が必要ですが,endmodule には必要ありません。 モジュール名には適当な名前(識別子)を付けることができます。入出力ポート名には,入力信号と出力信号の両方を記述してください。 5.4 ポート宣言(input, output) input 入力信号名; output 出力信号名; モジュール宣言の入出力ポート名で記述したものを,入力と出力に分けて宣言します。またバスの宣言も可能です。たとえば, input a3, a2