え、高級言語しか触ったことないのにCPUを自作するんですか!?
今回は、高専5年次から趣味で学習していたRISC-Vを実装した、簡単なCPU作成をしていこうと思います。 完全に知識ゼロの状態から学び始めたので、間違った解釈をしている部分があるかもしれませんが、その時は優しく指摘していただけると嬉しいです 🙏 また、本ブログはディジタル回路設計とコンピュータアーキテクチャ[RISC-V版]を基に書かれています。初心者でも理解しやすいように丁寧に解説されているので、興味があれば是非買ってみてください！ RISC-Vってなんぞ RISC-V公式サイトには以下のように書かれています。 RISC-V is an open standard Instruction Set Architecture (ISA) enabling a new era of processor innovation through open collaboration. （RISC-
無から始める自作CPU
クレイジーピエロ 著 無から始める自作CPU CPUは作れる！！！！！！！！ご存知でしたか！！！？？？？？？ CPU、それは我々が暮らす情報社会の基盤となる魔法の石です。 世に存在する全てのソフトウェア、例えばゲーム、AI、Webサーバ、OS、これらは全てCPUが無ければ動きませんし、今や車や飛行機、家電にも全てCPUが入っている時代です。 そんな誰もがCPUに依存している時代にも関わらず、CPUについて理解を持っている人間は余りにも僅か、というのが現状です。 そんな今こそCPUを作りましょう。 CPUを作り、完全に理解する事で、CPUによって成り立つ技術を学ぶ上での、揺るぎない自信と確証を身につける事が出来るでしょう。 本記事ではCPUという究極のブラックボックスに光を当て、半導体やプログラミングの知識が無の状態から、CPUを作る事を目標としています。 必要な物 本記事の内容の99%はW
Verilog, Formal Verification and Verilator Beginner's Tutorial
If you are interested in learning Verilog, there are already many tutorials online. Asic-world’s tutorial is perhaps the most complete on-line Verilog tutorial I know of. Nandland has an exceptional beginner’s tutorial as well. FPGA 4 Fun’s web site doesn’t really start at the bare basics, although it discusses how to build several basic peripherals. None of these tutorials, however, couple togeth
PythonとVeriloggenのデータフローライブラリでパイプライン回路をお手軽に設計する - shtaxxx日記
Veriloggen 0.5.0をリリースしました。Python 3.5をサポートしたり、遅延評価・合成の仕組みを入れたり、かなり意欲的な更新です。 github.com 最近、GoogleのTensorFlowが流行っていますね。データフローですね。そこで、今回の目玉は、パイプライン回路をお手軽に設計できる、データフローライブラリ（lib.dataflow）です。 データフローライブラリを使えば、、制御信号（ready, valid）を持つ、RTLでの設計が面倒なパイプライン回路をPythonだけで設計することができます。しかも、データフローの可視化にも対応しています。 更に、シミュレーションライブラリ（lib.simulation）を使えば、Pythonだけでそのまま回路シミュレーションもできます。 では早速試してみましょう！ 準備（ダウンロード＆インストール） 以前の記事を参考にイン
Verilog HDLのデザイン解析・コード生成のためのPythonベースのオープンソースツールキットPyverilogをリリースしました - shtaxxx日記
Pyverilogは，ハードウェア記述言語Verilog HDLで記述されたハードウェアデザインの解析とコード生成を行うための，Python実装のツールキットです． githubからダウンロード Pyverilog: Python-based Hardware Design Processing Toolkit for Verilog HDL 構成 Pyverilogは4つのツールで構成されています． 構文解析器 (vparser) データフロー解析器 (dataflow) コントロールフロー解析器 (controlflow) コード生成器 (ast_code_generator) すべてのコードはPythonで記述されており，全体で12,000行程度とコンパクトなツールに仕上がっています． 構文解析器 構文解析器は，最もポピュラーなコンパイラコンパイラLex-YaccのPython実装の
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
HLS Book : Home
Logic Primitive Transformations with Yosys Techmap
OpenVAF: A modern VerilogA compiler focused on compact modelling
