Intel Haswell
Intel i7-4770 (Haswell), 3.4 GHz (Turbo Boost off), 22 nm. RAM: 32 GB (PC3-12800 cl11 cr2). L1 Data cache = 32 KB, 64 B/line, 8-WAY. L1 Instruction cache = 32 KB, 64 B/line, 8-WAY. L2 cache = 256 KB, 64 B/line, 8-WAY L3 cache = 8 MB, 64 B/line L1 Data Cache Latency = 4 cycles for simple access via pointer L1 Data Cache Latency = 5 cycles for access with complex address calculation (size_t n, *p; n
北森瓦版 - 海外のオンラインショップでXeon E5-2600 v3の予価が掲載される
北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.) Xeon E5-2600 v3 CPUs are available for pre-order（CPU World） 先週CPU WorldではXeon E5-2600 v3のラインナップについて紹介した。これらは今年後半に“Grantley”プラットフォームとしてローンチされる予定のものであり、“Haswell-EP”コアを使用するものである。コア数は最大18となり、メモリはDDR4に対応する。SKUは20以上があるが、そのうち13がリテール製品として出回るものと思われ、エントリーレベルのXeon E5-2603 v3, E5-2609 v3からメインストリーム・パフォーマンス帯のXeon E5-26x0 v3、プレミアム帯のXeon E5-2687W v3, E5-
北森瓦版 - 次世代Xeon―“Haswell-EP”がベンチマークサイトに出現―最上位は18-core？
北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.) [CPU] domineering E5-2699V3! 18-core Xeon E5 seems to be ahead of the（Chiphell / 繁体中文） Supermicro X10DRFF（Xeon E5-2683 v3）（Geekbench Browser） 2x Intel(R) Xeon(R) CPU E5-2687W v3 @ 3.10GHz (10C 20T 3.09GHz, 10x 256kB L2, 25MB L3)（SiSoftware Official Live Ranker） 2x Genuine Intel(R) CPU @ 2.70GHz (14C 28T 2.7GHz, 14x 256kB L2, 35MB L3) （Xeo
北森瓦版 - 2014年のIntel CPUの計画・動き
北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.) What’s Intel planning in 2014?（VR-Zone） 2014年はIntelにとって最もチャレンジングな年になるばかりでなく、劇的に変化する市場に対して同社がイノベーションをもたらす震源になる可能性を秘めた年でもある。 IntelはPC市場の停滞とMobile市場における自社SoC製品への市場の反応の低さに直面している。しかし、これらは古い挑戦であり、新しいものではない。2014年の新たな挑戦はますます盛り上がるARMアーキテクチャに対するもので、ARMはMobileだけでなくサーバーにも進出している。x86アーキテクチャ1本でいくIntelの戦略はすぐにそれが的外れなものになるという心配はないが、将来的にはx86アーキテクチャの重要性が低下右す
北森瓦版 - 2014Q3までのXeonのスケジュール―Xeon E3にも“Haswell Refresh”？
北森瓦版 - Northwood Blog (Author : 北森八雲. Since July 10, 2006.) Launch schedule of Intel Xeon server processors（CPU World） CPU Worldでは4ヶ月ほど前にXeonのローンチスケジュールについて述べた。その後Xeon E7-8800 / 4800 / 2800 v2のスケジュールが若干変更となり、またXeon E3-1200 v3 refreshに関する情報や、“Haswell-EP”を使用するXeon E5-2600 v3, E5-1600 v3の情報が新たに入ってきた。そこで、今回は4ヶ月前の記事から新しく入ってきた情報も含めて、Xeonのロードマップを紹介する。 Xeon E5 seriesの第2世代となるXeon E5-2600 v2, E5-1600 v2はこの第
HPC性能が大幅に強化されたHaswell(前編) -各コアに256bit長のFMAを2個装備
IDF 2012で、2013年に登場と見られるIntelの次世代プロセサ「Haswell」のアーキテクチャが発表された。Haswellのアーキテクチャ全般については大原雄介氏の記事を参照戴くのが分かり易いと思うが、それを補足する意味で、HPC(High Performance Computing)向けの強化ポイントについて詳細に見て行きたい。 Haswellで一番目に付くのは、各コアに256bit長(64bit×4)のFMA演算器を2個装備し、1サイクルに倍精度の浮動小数点演算を16回実行できるようにした点である。また、32bitの単精度浮動小数点なら32回の演算を実行できる。 「京」スパコンに使われている「SPARC64 VIIIfx」とその後継の「SPARC64 IXfx」のコアは8演算、2012年6月にTop500 1位となった「Sequoia」に使われている「BlueGene/Q(
Intelの次世代Core「Haswell」のトランザクションメモリを読み解く(前編)
預金の引き出しでは、残高確認→現金の引き出し→残高の更新という一連の処理を他のプロセサの処理からの干渉なく行う必要がある。 プロセサ1の引き出しの処理で、残高の更新を行う前に、他のプロセサが引き出し前の残高を読んで、引き出し、残高更新を行ってしまうと、処理がおかしくなってしまう。このため、Lockというメカニズムを使って、1つのプロセサがこの一連の処理を終わるまで、他のプロセサはこの処理を開始できないようにするというのが一般的なやり方である。しかし、これでは複数のプロセサがあっても一時には1つのプロセサしか使えず、効率が悪い。 プロセサ1が口座A、プロセサ2が口座Bの引き出し処理を並行に実行するのは問題ないので、口座ごとにLockを設ければこの問題は解決する。しかし、口座Aから口座Bへの振込をする場合は両方の口座のLockを獲得する必要がある。この時、プロセサ1が口座AからBへの振込のため
プログラマのためのHaswell入門 - 2013-06-02 - J
(上の生データやらグラフを見て情報読み取れる人は読まなくてよいです) さて、世間のレビュー見てると、Haswellいらん子感があるけど、HaswellはIvyと比べて性能2倍になっている点はプログラム書く人は知っておくべきだと思う。 (IntelのCPUはCore2以降デスクトップ向け強化とサーバー/HPC向け強化を交互にやってる感があって、今回はHPC向けターンかなーという気がする) Haswellで性能出すために知っておくべきことなどを書いておく。 Haswellで強化された点 プログラム書く場合に考慮すべきHaswellの強化点は、 FMA命令が追加/FMULx1/FADDx1 が FMAx2 になった AVX2命令が追加 整数演算パイプ追加 TSX あたりかと思う。以下、それぞれどう意識すればいいか解説する。 (TSXは使えないCPUを選んでしまったので特に解説しません) FMA命
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【後藤弘茂のWeekly海外ニュース】 18コア版Haswell-Eファミリに隠されたIntel CPU進化のトレンド
Intel Xeon E5 Version 3: Up to 18 Haswell EP Cores
Intel、最大18コアのHaswell-EPこと「Xeon E5-2600 v3」 ～DDR4メモリに対応し、Turbo Boostや仮想化機能を改善/強化
インテル(R) ソフトウェア・カンファレンス 2013
革命の日々！ lock elision はいったね
Intel TSX について サイボウズ・ラボ2012-06-16(土) 星野 喬(@starpoz) x86/x64最適化勉強会4
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