初めてでも使えるVHDL文法ガイド ―― 記述スタイル編

VHDLは，もともと米国防総省がハードウェア仕様記述言語として用意したもので，Verilog HDLに比べて「重い文法」になっています．ただし，論理合成可能な回路記述や，シミュレーションのための記述に限れば，それほど差はありません．概念上よく似た部分も多数あります．ここではVHDLの記述スタイルについて解説します．（編集部） 1. 基本構造 ● VHDL記述の基本構造はentityとarchitecture 図1に示すように，VHDLの基本構造は， パッケージ呼び出し エンティティ（entity） アーキテクチャ（architecture） からなります．この構造で，回路記述やシミュレーション記述を行います． 図1 VHDL記述のブロック構造 パッケージ呼び出しとは，各種演算子や関数などを定義した「パッケージ」を呼び出す部分です．実設計上，各ブロックの記述の先頭でかならず呼び出します．すべ

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