え、高級言語しか触ったことないのにCPUを自作するんですか!?
今回は、高専5年次から趣味で学習していたRISC-Vを実装した、簡単なCPU作成をしていこうと思います。 完全に知識ゼロの状態から学び始めたので、間違った解釈をしている部分があるかもしれませんが、その時は優しく指摘していただけると嬉しいです 🙏 また、本ブログはディジタル回路設計とコンピュータアーキテクチャ[RISC-V版]を基に書かれています。初心者でも理解しやすいように丁寧に解説されているので、興味があれば是非買ってみてください！ RISC-Vってなんぞ RISC-V公式サイトには以下のように書かれています。 RISC-V is an open standard Instruction Set Architecture (ISA) enabling a new era of processor innovation through open collaboration. （RISC-
高位合成おぼえがき - Qiita
高位合成での実装例 次に高位合成での実装例として、画像処理に用いるアルゴリズムのCモデルとSystem Cモデル、Vivado HLSでの合成結果を示します。 対象アプリケーション Prewitt-filter Prewitt-filterは画像処理に用いられるエッジ検出のアルゴリズムです。 詳しいアルゴリズムに関しては 物理のかぎしっぽ - Prewittフィルタでエッジ抽出する を参照 5x5ピクセルのイメージを対象としたPrewitt-filterのCコードを以下に示します。 void prewitt_filter(int *mem) { int i,j,k,l; int sumrw, sumrh; int mem_temp[HEIGHT*WIDTH]; // for(i = 0; i < HEIGHT*WIDTH; i++) { mem_temp[i] = mem[i]; } //
がたろう TTLでCPUを作る爺（コンパイラやOSも手作りです） on Twitter: "【意外と知らないＣ言語（2）】 文をコメント化する方法は3通りあります。 （1）// foge （2）/* foge */ （3）/* foge //*/ 3番目は始点を示す /* を削除するだけで、コメント化が撤回されるのでデバッグ時などに便利です。 ＼^o^／"
【意外と知らないＣ言語（2）】 文をコメント化する方法は3通りあります。 （1）// foge （2）/* foge */ （3）/* foge //*/ 3番目は始点を示す /* を削除するだけで、コメント化が撤回されるのでデバッグ時などに便利です。 ＼^o^／
自動運転車の開発を加速 - Intelが進めるFPGA活用
4月17日、日本アルテラは、IntelのPSG(Programmable Solution Group:旧Altera)による、自動運転ソリューションに関する説明会を開催した(Photo01)。 Photo01:Business Planning & Marketing Manager, Automotive Business Group, Programmable Solution Groupの生嶋孝之氏。氏の所属はIntel Japanではなく米国Intelである まず概況であるが、2016年と2025年の自動運転に関する要件をまとめたのがPhoto02である。自動運転の要件は、2025年あたりだと無人で走行可能なSAEのレベル5(完全自動化)がターゲットに入ってくるが、そうなると演算性能は50～100TFlops、カメラの画素数も10億画素オーダー、蓄えられるデータもテラバイト級にな
CPU実験2016年度D班コア係（CPU実験でマルチコア） - sueki743's blog
CPU実験を終えて後輩のために書き残しておけそうなことをまとめます。 CPU実験とは何ぞや、という所については去年の先輩方の記事を見てもらうのが早いと思います。（今年は昨年と違ってFPU係がなくなったり、実験で使うHDLがVHDLからSystemVerilogに変わったりしていますが） 東大理情名物のCPU実験で毎週徹夜したお話（概要編） – Eureka Engineering – Medium CPU実験でコンパイラの改造でハマったところ - Handwriting CPU実験でTravis CIを使ってみた - Handwriting 自班のコンパイラ係も記事を書いてくれました。 CPU実験：マルチコアで並列実行するまで（コンパイラ係目線） - eguchishi 目次 目次 参考書籍 コンピュータ設計の基礎/高性能コンピュータ技術の基礎 RTL設計スタイルガイド Verilog H
ソフトウェアの人がVerilogでジュリア集合を表示するまでに難儀したこと - Qiita
ソフトウェアの人が独学でVerilog、FPGAを使った時の悩みごとと、 ソフトウェアの人への独断指針のまとめです。 近年、FPGAに手をだすソフトウェアの人が自分も含め多くなっているが、Lチカの次のモノ作りをやる時の参考情報。あと自分の備忘録。 発端 https://www.youtube.com/watch?v=n_Mh2fqaqqs 小さいFPGAボードと小さなLCDで重めであろう図形がスイスイ動く事になんとも感動し、作って見たくなった。 これと同等のものを作るのを目標とした。 作ったものや環境など DE0（CycloneⅢ）と aitendo M032C1289TP（LCD）を使って Verilogオンリーでジュリア集合を リアルタイムに計算して描画する 結果 こきたなく、一般的に合っているか分からないVerilogの記述になったと思うが、それっぽいものはできた。 動画はここ （2
Veripool
Community Driven & Openly Licensed Guided by the CHIPS Alliance and Linux Foundation Open, and free as in both speech and beer More simulation for your verification budget What Verilator Does Verilator is invoked with parameters similar to GCC or Synopsys's VCS. It "Verilates" the specified Verilog or SystemVerilog code by reading it, performing lint checks, and optionally inserting assertion chec
PythonとVeriloggenのデータフローライブラリでパイプライン回路をお手軽に設計する - shtaxxx日記
Veriloggen 0.5.0をリリースしました。Python 3.5をサポートしたり、遅延評価・合成の仕組みを入れたり、かなり意欲的な更新です。 github.com 最近、GoogleのTensorFlowが流行っていますね。データフローですね。そこで、今回の目玉は、パイプライン回路をお手軽に設計できる、データフローライブラリ（lib.dataflow）です。 データフローライブラリを使えば、、制御信号（ready, valid）を持つ、RTLでの設計が面倒なパイプライン回路をPythonだけで設計することができます。しかも、データフローの可視化にも対応しています。 更に、シミュレーションライブラリ（lib.simulation）を使えば、Pythonだけでそのまま回路シミュレーションもできます。 では早速試してみましょう！ 準備（ダウンロード＆インストール） 以前の記事を参考にイン
[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita
はじめに、動機 SystemVerilogのUVMは、テストのためのフレームワークと呼べるわけで、継続的インテグレーション(CI)を使用したブロックテストができないかと思いました。 CIといえばJenkinsですね。HDLを使うとなると、こんなイメージでしょうか。 ソースコード管理システムにHDLコードをCommitして、それをトリガとしてテスト実施し、結果を得る仕組みです。 JenkinsとUVMを使うと、Commit後フローは自動化され、かつたくさんのテストシナリオをスケーラブルに流し込めるなと思い、まずは環境を構築してみることにしました。 OSはCentOS 6.5です。 必要なツール HDLシミュレータ SystemVerilogに対応した適当なやつです。 ソースコード管理ツール 普通はGitだろ、って感じですが、ここではBazaarを使います。自分がBazaar好きなんですよね。
![[SystemVerilog]Jenkinsを利用したUVMテスト環境の構築 - Qiita](https://cdn-ak-scissors.b.st-hatena.com/image/square/d6af1b3cf83c43103b25987f358fb5129c127699/height=288;version=1;width=512/https%3A%2F%2Fqiita-user-contents.imgix.net%2Fhttps%253A%252F%252Fcdn.qiita.com%252Fassets%252Fpublic%252Farticle-ogp-background-9f5428127621718a910c8b63951390ad.png%3Fixlib%3Drb-4.0.0%26w%3D1200%26mark64%3DaHR0cHM6Ly9xaWl0YS11c2VyLWNvbnRlbnRzLmltZ2l4Lm5ldC9-dGV4dD9peGxpYj1yYi00LjAuMCZ3PTkxNiZoPTMzNiZ0eHQ9JTVCU3lzdGVtVmVyaWxvZyU1REplbmtpbnMlRTMlODIlOTIlRTUlODglQTklRTclOTQlQTglRTMlODElOTclRTMlODElOUZVVk0lRTMlODMlODYlRTMlODIlQjklRTMlODMlODglRTclOTIlQjAlRTUlQTIlODMlRTMlODElQUUlRTYlQTclOEIlRTclQUYlODkmdHh0LWNvbG9yPSUyMzIxMjEyMSZ0eHQtZm9udD1IaXJhZ2lubyUyMFNhbnMlMjBXNiZ0eHQtc2l6ZT01NiZ0eHQtY2xpcD1lbGxpcHNpcyZ0eHQtYWxpZ249bGVmdCUyQ3RvcCZzPTkxNGNkM2MzNmFhZTgxNTBmMTk2Y2Y3YmNlNjc4MmZl%26mark-x%3D142%26mark-y%3D112%26blend64%3DaHR0cHM6Ly9xaWl0YS11c2VyLWNvbnRlbnRzLmltZ2l4Lm5ldC9-dGV4dD9peGxpYj1yYi00LjAuMCZ3PTYxNiZ0eHQ9JTQwdGV0aHlzX3NlZXNhYSZ0eHQtY29sb3I9JTIzMjEyMTIxJnR4dC1mb250PUhpcmFnaW5vJTIwU2FucyUyMFc2JnR4dC1zaXplPTM2JnR4dC1hbGlnbj1sZWZ0JTJDdG9wJnM9MzliYzBjZTBjMDI5MDE1ZGQ3M2M1ZmNmZGZiOWRlZjA%26blend-x%3D142%26blend-y%3D491%26blend-mode%3Dnormal%26s%3Dc0590115485bb5268110e52157b3cb01)
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PyCoRAM (高位合成友の会@ドワンゴ, 2015年1月16日)