[B! verilog] Drunkarのブックマーク

Easics CRC Tool

Polynomial Select a predefined value: Or specify the generator polynomial by clicking on the polynomial terms: x1x2x3x4x5x6x7x8x9x10x11x12x13x14x15x16x17x18x19x20x21x22x23x24x25x26x27x28x29x30x31x32x33x34x35x36x37x38x39x40x41x42x43x44x45x46x47x48x49x50x51x52x53x54x55x56x57x58x59x60x61x62x63x64 1

Drunkar 2015/08/12

crc実装の生成ツール

fpga
verilog

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LRM読解(Chap.11)

Drunkar 2015/08/05

verilog

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Veriloggenとcocotbで、PythonのみでVerilogのデザイン・テストを行う。 - Qiita

はじめに Verilog書かずにPythonのみでVerilogのデザイン・テストをやってみました。やってみた系です。テストは以前書いたcocotb、デザインにはVeriloggenを使用しました。環境はCentOS6.6になります。環境構築 Veriloggenを使用するには、作者さんのブログの通り、Pyverilog, Jinja2のインストールが必要になります。処理系がPython3.3で書かれているため、cocotbとの相性がOS環境も含めて今ひとつよくありません。よって、ウチの環境ではvirtualenvを使わずに直接インストールしました。 git clone https://github.com/shtaxxx/Pyverilog git clone https://github.com/shtaxxx/veriloggen sudo pip install jinj

Drunkar 2015/08/03

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HDL設計入門: Verilog-HDL page 4. 動作構文

手続き文で構成された記述ブロックを定義し、実行を制御することで、複雑な動作や複雑なタイミングを持つ回路を記述することができます。順次処理手続きブロック内には、if-else文、case文、ループ文、遅延制御文などの動作構文を記述します。Verilog-HDLの手続きブロックは、initial文とalways文によって定義します。また、手続き文を活性化する順序フローは、順序ブロックbegin-endまたは並行ブロックfork-joinによって制御します。・手続き文(プロセス) 手続きブロックは、initial文またはalways文で始まります。initial文とalways文はともに、シミュレーション時刻が0の時点で活性化され、それぞれ定義されたフローを実行します。initial文は1回だけ実行しますが、always文は、手続き文の最後まで実行するとまた最初に戻り、何回でも繰り返し

Drunkar 2015/07/29

verilog
FPGA

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Design Wave Magazine 記事検索

Deign Wave Magazine 本誌記事をキーワードで検索することが出来ます．キーワードを入力して，「検索」ボタンを押して下さい． ※複数のキーワードをスペースで区切り，OR検索を行うことができます． AND検索を行う場合には，キーワードの先頭に"+"をつけてください． (例)「通信」と「FPGA」のORをとる場合："通信 FPGA"と入力「通信」と「FPGA」のANDをとる場合："+通信 +FPGA"と入力

Drunkar 2015/07/08

テストベンチ

FPGA
verilog

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http://japanese.sugawara-systems.com/user_note/professional_FAQ.htm

Drunkar 2015/07/01

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HDL-sample_056~094_02-2

61 15 > > > > > 62 library IEEE; use IEEE.std_logic_1164.all ; use IEEE.std_logic_unsigned.all ; entity FIFO_SYNC is port ( RST : in std_logic; CLK : in std_logic; DIN : in std_logic_vector(7 downto 0); DOUT : out std_logic_vector(7 downto 0); WEN : in std_logic; REN : in std_logic; OE : in std_logic; EF : out std_logic; FF : out std_logic ); end FIFO_SYNC; architecture RTL of FIFO_SYNC is subtype

Drunkar 2015/06/10

FIFO

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VerilogHDLが実行される順序

Drunkar 2015/05/20

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Forums

Loading×Sorry to interruptCSS ErrorRefresh

Drunkar 2014/12/18

verilog
FPGA

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電気回路/HDL/Verilogで犯しがちな記述ミス

注意点２ † で、もう一つ自分で見つけた注意点ですが、 http://japan.xilinx.com/support/answers/34811.htm にあるとおり、`default_nettype none の副作用として、次のコードがコンパイルエラーになります。 LANG:verilog `default_nettype none module my_module ( input clk, input reset, input data_in , output data_out ); ... endmodule 次のように書けばエラーになりません。 LANG:verilog `default_nettype none module my_module ( input wire clk, input wire reset, input wire data_in , output wi