Synthesijer関連資料まとめ - Qiita
Synthesijerとは、わさらぼ／イーツリーズ・ジャパンの三好健文さんが開発を進めるオープンソースの高位合成ツール。JavaコードからHDLコードを生成できる。 おもなリンク Synthesijer GitHubのSynthesijerリポジトリ ESS2014でのチュートリアル: Synthesijerを使ったJavaによるFPGA開発のはじめ方 ParallellaFanさん: Synthesijerを使ってFPGA上で動作するゲームを作る ParallellaFanさん: Synthesijerを使ってFPGAにライフゲームを実装してみた ParallellaFanさん: マンデルブロ集合の浮動小数点演算をFPGAで並列化する @TYE's Tech.Lab.さん: FPGAで作るヴォコーダ Beatcraft: Synthesijer Synthesijerユーザーグループ F
Veriloggenとcocotbで、PythonのみでVerilogのデザイン・テストを行う。 - Qiita
はじめに Verilog書かずにPythonのみでVerilogのデザイン・テストをやってみました。やってみた系です。 テストは以前書いたcocotb、デザインにはVeriloggenを使用しました。 環境はCentOS6.6になります。 環境構築 Veriloggenを使用するには、作者さんのブログの通り、Pyverilog, Jinja2のインストールが必要になります。 処理系がPython3.3で書かれているため、cocotbとの相性がOS環境も含めて今ひとつよくありません。 よって、ウチの環境ではvirtualenvを使わずに直接インストールしました。 git clone https://github.com/shtaxxx/Pyverilog git clone https://github.com/shtaxxx/veriloggen sudo pip install jinj
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http://www.sigemb.jp/ESS/2014/files/IPSJ-ESS2014003-1.pdf
アドテクを使うと何ができるの？ 活用と広告の効果検証方法を知ろう #3/3 | ネット広告運用初心者マニュアル
