HDL設計入門: Verilog-HDL page 4. 動作構文手続き文で構成された記述ブロックを定義し、実行を制御することで、複雑な動作や複雑なタイミングを持つ回路を記述することができます。 順次処理手続きブロック内には、if-else文、case文、ループ文、遅延制御文などの動作構文を記述します。Verilog-HDLの手続きブロックは、initial文とalways文によって定義します。また、手続き文を活性化する順序フローは、順序ブロックbegin-endまたは並行ブロックfork-joinによって制御します。 ・ 手続き文(プロセス) 手続きブロックは、initial文またはalways文で始まります。initial文とalways文はともに、シミュレーション時刻が0の時点で活性化され、それぞれ定義されたフローを実行します。initial文は1回だけ実行しますが、always文は、手続き文の最後まで実行するとまた最初に戻り、何回でも繰り返し
