初めてでも使えるVerilog HDL文法ガイド ―― 記述スタイル編
2．RTL記述 RTLとは，意訳すれば「詳細なブロック図レベル」です．ANDゲートやORゲートを記述したりフリップフロップを並べるのではなく，セレクタやカウンタのレベルで記述します．これがRTLです． RTLの記述には，以下の五つの記述スタイルがあります． assignによる組み合わせ回路 functionによる組み合わせ回路 alwaysによる組み合わせ回路 alwaysによる順序回路 下位モジュール接続 2.1 assignによる組み合わせ回路 論理式1行で記述できる組み合わせ回路は，assignで記述できます．図2に例を示します．信号が1ビットか多ビットかは宣言で決まります．したがってセレクタや加算回路などの記述はビット数に影響されません． 図2 assignによる組み合わせ回路 assignだけでどこまで回路が書けるか挑戦しているような，assignだらけの記述を見たことがある．a
HDLによるFPGA設計
1. 論理合成向けのVerilog HDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のHDL記述 FlipFlopのHDL記述 Verilogの論理式の書き方 ムーアマシンのHDL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterの値によって実行するコードを切り替えない 定数のビット幅は明示的に書く ファイル名はモジュール名に一致させる 見た目を統一する - コードレイアウト 見た目を統一する - ネーミング 3. RTL記述に書
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FlipFlopのRTL記述
