HDLによるFPGA設計1. 論理合成向けのVerilog HDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のHDL記述 FlipFlopのHDL記述 Verilogの論理式の書き方 ムーアマシンのHDL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterの値によって実行するコードを切り替えない 定数のビット幅は明示的に書く ファイル名はモジュール名に一致させる 見た目を統一する - コードレイアウト 見た目を統一する - ネーミング 3. RTL記述に書
