非同期アクセスで、メモリーはEDOまで発展した本記事は、日経WinPC2013年1月号に掲載した連載「PC技術興亡史」を再掲したものです。社名や肩書などは掲載時のものです。 DRAMはRAS＃/CAS＃/WE＃という3本の信号線と、row/columnに多重化したアドレス線でアクセスする。最初の仕組みは冗長で、アクセス方法の改善で効率化できる。効率化の最初の試みが、FastPage Modeである。 DRAMの内部はアドレスをrowとcolumnに分けるのに合わせ、DRAMのセルも行列状に配置される（図1）。FastPage Modeでは、同じrowアドレス（行アドレス）の1列を「ページ」として、アクセスを高速化した。 図1 DRAMはセルを行列状に配置してある。各セルには、rowアドレスとcolumnアドレスを指定してアクセスする。このため、アドレスを一時的に保持するバッファーと、その状態から実際のセルのアドレスに変換するデコーダー
