[B! Verilog-HDL] Jianのブックマーク

Jian id:Jian

Verilog-HDLに関するJianのブックマーク (14)

Welcome to the Wonderland of Verilog PLI !
Jian 2013/04/18
*あとで読む

Verilog-HDL

Verification

技術資料
リンク
https://www.gateslinger.com/chiphead/snug99_vbfm.pdf
Jian 2013/04/18
*あとで読む

Verilog-HDL

Verification

技術資料
リンク
https://gateslinger.com/chiphead/snug99_vbfm_slide.pdf
Jian 2013/04/18
*あとで読む

Verilog-HDL

Verification

技術資料
リンク
All of SystemVerilog - UVM ( Universal Verification Methodolog)
Jian 2011/09/13
*あとで読む

技術資料

技術情報

Verilog-HDL

Verification
リンク
Loading...
Jian 2011/09/12
*お役立ち

Verilog-HDL
リンク
http://japanese.sugawara-systems.com/tutorial/verilog/newpage18.htm
Jian 2010/11/23
Verilog-HDL

技術情報
リンク
たーぼのハードウェア設計記録:慣性遅延と伝播遅延
Jian 2010/11/23
Verilog-HDL

技術情報
リンク
Veripool
Community Driven & Openly Licensed Guided by the CHIPS Alliance and Linux Foundation Open, and free as in both speech and beer More simulation for your verification budget What Verilator Does Verilator is invoked with parameters similar to GCC or Synopsys's VCS. It "Verilates" the specified Verilog or System Verilog code by reading it, performing lint checks, and optionally inserting assertion chec
Jian 2009/05/18
EDA

oss

オープンソース

Verilog-HDL
リンク
サービス終了のお知らせ
サービス終了のお知らせいつもYahoo! JAPANのサービスをご利用いただき誠にありがとうございます。お客様がアクセスされたサービスは本日までにサービスを終了いたしました。今後ともYahoo! JAPANのサービスをご愛顧くださいますよう、よろしくお願いいたします。
Jian 2009/01/19
Verilog-HDL

*blog
リンク
VMM Central
Synopsys is a leading provider of electronic design automation solutions and services.
Jian 2009/01/19
Verification

Verilog-HDL
リンク
Covered - Verilog Code Coverage Analyzer
Covered is a Verilog code coverage analysis tool that can be useful for determining how well a diagnostic test suite is covering the design under test. Typically in the design verification work flow, a design verification engineer will develop a self-checking test suite to verify design elements/functions specified by a design's specification document. When the test suite contains all of the tests
Jian 2008/09/18
Verilog-HDL

ツール

オープンソース
リンク
Verilog Tutorial
Verilog Tutorial Feb-9-2014 This Verilog tutorial was started a long time ago. Every time I update my web page, I make sure I add something new in the Verilog tutorial section. If you have been a frequent visitor, you should have noticed how these tutorial pages have improved. I hope some day this Verilog tutorial becomes a reference for all the engineers out there. Of course, new learners will al
Jian 2008/07/09
Verilog-HDL
リンク
Verilogの細かいこと。 - PukiWiki
シミュレーションをCtrl-cで止めた時の対処。 C1>とかなると思いますが、$finish;を入力して終了してあげましょう。 ↑ $stopと$finish;の使い方 $stopはシミュレーションを途中に止めたい時に使います。コンソールでやってる場合には対話モードに。Modelsimを使うときにはこっちで。 $finish;ですが、引数を取れます。 $finish(0); :シミュレーションイベントの数、CPU時間 $finish(1); :"0"の内容+シミュレーションのストップ時間(デフォルト) $finish(2); :"1"の内容+使用メモリ量 ↑ Simvisionを使う。 verilogシミュレーションでsimvision用のファイルを作成するには、 initial begin #0 $shm_open("test.shm"); $shm_probe("AC"); . . .
Jian 2007/12/06
*お役立ち

Verilog-HDL
リンク
サービス終了のお知らせ
サービス終了のお知らせいつもYahoo! JAPANのサービスをご利用いただき誠にありがとうございます。お客様がアクセスされたサービスは本日までにサービスを終了いたしました。今後ともYahoo! JAPANのサービスをご愛顧くださいますよう、よろしくお願いいたします。
Jian 2007/11/01
Verilog-HDL

Ruby

Verification
リンク
1

お知らせ

もっと読む

公式Twitter

@HatenaBookmark
リリース、障害情報などのサービスのお知らせ
@hatebu
最新の人気エントリーの配信

キーボードショートカット一覧

j次のブックマーク

k前のブックマーク

lあとで読む

eコメント一覧を開く

oページを開く

設定を変更しましたx