Veriloggen: PythonでVerilog HDLのソースコードを組み立てるためのライブラリ - shtaxxx日記海外出張の帰りの飛行機の中でちょっと暇だったので，Verilog HDLのソースコードをPythonで組み立てるためのライブラリを作りました．Python2.x, 3.x両対応です． github.com pypi.python.org PyCoRAMなどの高位合成（動作合成）系のようにPythonのソースコードをVerilog HDLに変換するのではなく，PythonでVerilog HDLの抽象構文木(AST)を組み立てるためのライブラリです． Veriloggenの名前は，PyCUDAなどで使われている，C/C++のソースコードをPythonで組み立てるライブラリのcgenに倣いました． そのため，通常のRTL設計と同様に，プログラマが明示的にクロックサイクルレベルで回路の振る舞いを定義します． 同様のライブラリとしては，MyHDLがあります．MyHDLとの大きな違いは，Verilo
