電気回路/HDL/Verilogで犯しがちな記述ミス - Takeuchi@ShigekawaLab
[このページの編集履歴] Top / 電気回路 / HDL / Verilogで犯しがちな記述ミス 公開メモ 意図 † インプリメント時のワーニングをうまく見る方法が分からず、 簡単な記述ミスのせいで２，３時間を無駄にすることがしばしばなので、 ありがちなミスやそれへの対処法をここに記述して、日頃から注意しようという算段です。 宣言されていない信号線が幅１の wire として解釈される † Verilog ではこれは言語仕様なので、警告も出ないのですよね。 このせいで、クロックが正しく繋がれていなかったり、 幅の広いバス線のはずが１ビット目しか繋がれていなかったり、 常に泣かされています。 宣言されていない信号線が使われたらエラーにするか、 最低でも警告を出すオプションがあればかなり開発が 順調に進むと思うのですが・・・ 見つけられていないだけかもしれません？ 対処法 † (2010/06
2009-09-24
IVI だが結局 galileo にはインストールできなかった。３つあるうちの net.sourceforge.ivi.cver.tools.linux_installer_1.0.2_1.zip インストールがうまくいかなかった。仕方が無いので一つ前の europa（オイロパ）を使うことにした。こちらにはインストールできた。IVI 自体は verilog のパーサーは無いので cver をインストールする必要がある。話が前後するが、、、 gplcver は Verilog HDLのシミュレータ。verilog のソースをコンパイルし波形を作ってくれるプログラムだ。その形式が VCD というフォーマット。VCD を google でさがすと Video CD にひかかってどういうフォーマットかさっぱりわからない。どうも IEEE で決まっているらしい(IEEE Std 1364-2001)
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