『Exploiting Row-Level Temporal Locality in DRAM to Reduce the Memory Access Latency』へのコメント

needs new memory controller to cache recent row

hardware

fcicq のブックマーク 2018/05/11 22:28

<blockquote class="hatena-bookmark-comment"><a class="comment-info" href="https://b.hatena.ne.jp/entry/363961209/comment/fcicq" data-user-id="fcicq" data-entry-url="https://b.hatena.ne.jp/entry/s/arxiv.org/abs/1805.03969" data-original-href="https://arxiv.org/abs/1805.03969" data-entry-favicon="https://cdn-ak2.favicon.st-hatena.com/64?url=https%3A%2F%2Farxiv.org%2Fabs%2F1805.03969" data-user-icon="/users/fcicq/profile.png">Exploiting Row-Level Temporal Locality in DRAM to Reduce the Memory Access Latency</a><ul class="comment-tag" style="list-style: none; margin: 0px;"><li style="float: left">[<a href="https://b.hatena.ne.jp/q/hardware">hardware</a>]</li></ul><br><p style="clear: left">needs new memory controller to cache recent row</p><a class="datetime" href="https://b.hatena.ne.jp/fcicq/20180511#bookmark-363961209"><span class="datetime-body">2018/05/11 22:28</span></a></blockquote><script src="https://b.st-hatena.com/js/comment-widget.js" charset="utf-8" async></script>

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Exploiting Row-Level Temporal Locality in DRAM to Reduce the Memory Access Latency

arxiv.org2018/05/11

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