Microsoft PowerPoint - 100416 阪大 ナノテク特論
大阪大学大学院 「ナノテクキャリアアップ特論」 2010年 4月16日 ナノエレクトロニクスを拓く 原子レベル材料技術・計測技術 金山 敏彦 独立行政法人 産業技術総合研究所 ナノ電子デバイス研究センター 1 持続するトランジスタの微細化 １ナノメータ nm = １０-9 m = １０-7 cm 2005年 ITRS(国際半導体技術ロードマップ) 2008年 ITRS(国際半導体技術ロードマップ) 2009年 ITRS(国際半導体技術ロードマップ) Scaling シリコン原子 48個分 2007 Symposium VLSI Technology ゲート長・ゲート絶縁膜厚 (nm) ２００３年ゲート長 ４５nmトランジスタ 100 ２０１３年ゲート長 １３nmトランジスタ 40 nm TiN/HfSiON ゲートスタック Sukegawa, 富士通 10 Hi
【レポート】Intel 22nm「Tri-Gate」トランジスタに関する若干のUpdate | パソコン | マイコミジャーナル
既報の通り、Intelは5月4日(日本時間の5月5日午前1:30)にTechnology Briefingを開催し、ここで22nmのTri-Gate Transistorに関する説明を行った。このTechnology BriefingそのものはWebCastの形で配信されており、利用されたプレゼンテーションなどと併せてこちらからアクセス可能になっている。 この22nm Tri-Gate Transistorに関する技術的な考察は既にAndo先生のレポートが挙がっているのでお任せすることにする。ちなみに2002年9月にIntelが初めてTri-Gate Transistorを発表した時の内容は、高梨名義でこちらにレポートさせていただいているので、併せてお読みいただければと思う。 さて発表そのものは筆者もWebCastで視聴しただけで、質問などをする機会には恵まれなかったのだが、5月6日にイン
【レポート】Intelが22nmプロセスに採用するTri-gateトランジスタを読み解く | エンタープライズ | マイコミジャーナル
2011年5月4日、Intelは次世代の22nmプロセスではトライゲート(Tri-gate)トランジスタを採用すると発表した。同Tri-gateトランジスタのプレゼン資料はIntelのWebサイト(注:リンク先はPDF)に公開されている。 これまでの一般的なMOSトランジスタは、図1のようにシリコン基板(Silicon Substrate)上に薄いゲート酸化膜(Gate Oxide)を挟んでゲート電極を設けるという平面構造であったが、今回のTri-gateトランジスタでは図2のように3次元構造に変わる。 図1 従来のプレナートランジスタ 図2 Intelのトライゲートトランジスタ Tri-gateトランジスタでは紙面奥行方向に延びているシリコンの薄い板(フィン)があり、それに直行するように少し厚めのゲートと書かれた板状の電極が設けられている。そして、ゲートとシリコンフィンの間には黄色で書か
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