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半導体とASCII.jpに関するkana321のブックマーク (7)

  • サムスンと提携するGLOBALFOUNDRIESの14nm FinFET戦略 (1/3)

    今週は、半導体プロセス連載としてNTV/STVを解説する予定だったのだが、GLOBALFOUNDRIESが4月22日に都内で発表会を開き、ロードマップのアップデートがあったので、予定を急遽変更してその内容をお届けしたい。 GLOBALFOUNDRIESが4月22日に都内で発表会を開催。CTOオフィス アドバンストテクノロジーアーキテクチャ バイスプレジデントのSubramani Kengeri氏が同社の今ロードマップを語った サムスンが14nm FinFET技術を提供 生産設備や設計を共通化 4月17日、GLOBALFOUNDRIESはプレスリリースを発表し、同社の14nm世代のFinFETプロセスに関し、従来発表されてきた14XMプロセスに代わり、サムスンの開発した14LPE/14LPPと呼ばれるプロセスを提供することを明らかにした。まずは、プレスリリースをベースに全体の話を解説しよう。

    サムスンと提携するGLOBALFOUNDRIESの14nm FinFET戦略 (1/3)
    kana321
    kana321 2014/04/29
    14nm世代のFinFETプロセスに関し、従来発表されてきた14XMプロセスに代わり、サムスンの開発した14LPE/14LPPと呼ばれるプロセスを提供することを明らかにした
  • 半導体プロセスまるわかり リーク電流に悩まされる90nm世代 (1/3)

    各社のロードマップ アップデートを挟んだため1ヵ月ほど間が空いてしまったが、再びプロセッサーのプロセスについて解説していく。今回は2003年にインテルが導入した90nm世代の「P1262」の話である。

    半導体プロセスまるわかり リーク電流に悩まされる90nm世代 (1/3)
    kana321
    kana321 2014/04/02
    今回は2003年にインテルが導入した90nm世代の「P1262」の話である。
  • 半導体プロセスまるわかり 1991年以降のプロセスを振り返る (1/3)

    上図が実際に取ってみた例で、赤い部分がまともなダイの部分である。1インチのウェハーだとわずか5個しか取れないのが、ウェハーを大きくするとどんどん取れる数が上がってゆく。ここで、1平方インチあたり何個のダイが取れるかを図にしたのが下のグラフだ。 理論上は正方形のウェハーを作れば16個/平方インチが達成できることになるが、これは加工がとても大変になるので普通は円形である。この場合、どうしても周囲に無駄な部分が出ることは避けられず、おおむね14個/平方インチあたりが限界値になるわけだ。 この14個/平方インチは4インチ以上のウェハーが必要ということがわかりいただけようか。もちろんこれはダイサイズが4分の1インチ角のケースの想定なので、もっとダイサイズが大きくなれば6インチでもまだ効率が悪いことになるし、逆にもっと小さいダイサイズであれば4インチでも十分効率良く取れる。 現在もまだアナログ半導体向

    半導体プロセスまるわかり 1991年以降のプロセスを振り返る (1/3)
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    kana321 2014/02/18
    1991年以降のプロセスを振り返る
  • 半導体プロセスまるわかり インテルから学ぶプロセスの歴史 (1/3)

    基礎知識の説明が延々と続いて、そろそろ飽きてきたと思うので、今回から実際のプロセスの段階を解説していこう。 インテルのプロセスを振り返る 下表は、インテルのロジック向けプロセスを順に並べていったものである。1999年以前と2000年以降で2段に分かれているのは、表が長すぎて入りきらないという問題もあるのだが、もう1つ意味がある。1999年以前は「Free lunchの時代」、2000年以降は「Free lunchが終わった時代」である。それについては次回以降に説明していく。 インテルのロジック向けプロセス年表(1971~1999) 量産開始年 1971 1974 1978 1981 1982 1985 プロセス名

    半導体プロセスまるわかり インテルから学ぶプロセスの歴史 (1/3)
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    kana321 2014/02/11
    半導体プロセスまるわかり インテルから学ぶプロセスの歴史
  • 半導体プロセスまるわかり トランジスタの配線と形成 (1/3)

    プロセスの基礎知識そのものはまだ山ほどあるのだが、前回までで最低限必要な要素は解説したので、今回から実際の半導体プロセスの説明に入っていく。 半導体プロセスの基 前回、デジタル半導体は基的な組み合わせ回路のみで作りこめると説明した。では実際にデジタル半導体がどうやって製造されるか、というのが今回のテーマである。図1は前回も紹介したAND回路の構図である。これをシリコン上にどうやって構築するか解説していこう。

    半導体プロセスまるわかり トランジスタの配線と形成 (1/3)
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    kana321 2014/02/04
    プロセスの基礎知識そのものはまだ山ほどあるのだが、前回までで最低限必要な要素は解説したので、今回から実際の半導体プロセスの説明に入っていく。
  • 半導体プロセスまるわかり ロジック回路と同期/非同期 (1/3)

    前回はトランジスタで構成されるデジタル回路について説明した。今回も引き続き、プロセスの基的なことを解説していく。テーマはロジック回路、それと同期/非同期回路についてだ。 プロセッサー内部の基となる ブール代数とロジック回路 デジタル回路、あるいはロジック回路と呼ぶこともあるが、これの基礎になっているのがブール代数という記号論理学である。最初にこれを発案したのは19世紀の数学者であるGeorge Booleで、彼の名をとってブール代数(Boolean Algebra)と呼ぶ。 もっともブール代数そのものがロジック回路に出現するわけではなく、このブール代数をベースに考案された、組み合わせ回路と呼ばれるものが広く使われている。 その一番基的なものが、図1に示す3つである。NOTは唯一の1入力で、入ってきた信号をひっくり返すもの。入力Aが0なら1を、Aが1なら0をそれぞれ出力する。前回インバ

    半導体プロセスまるわかり ロジック回路と同期/非同期 (1/3)
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    kana321 2014/01/28
    半導体プロセスまるわかり ロジック回路と同期/非同期
  • 半導体プロセスまるわかり デジタル回路を構成するトランジスタ (1/3)

    前回掲載したインテルの14nmプロセスの記事が予想外に反響があって驚いている。プロセスの話は今回からが番。先端プロセスの話も後々出てくるが、その前に少し基的なことのおさらいをしておきたい。 トランジスタベースのデジタル回路 電子回路には、アナログ回路とデジタル回路の2種類がある。両者の違いは、デジタル量で処理するか、アナログ量で処理するかである。デジタル量というのは0か1しかない。対してアナログ量は、連続した可変量を扱うことになる。 このデジタル量は、ブール代数と呼ばれる記号論理学を使って扱われることが多いが、今回はその話は後送りする。回路上で見ると、0~5Vの範囲で変動する電圧を持つ回路の場合、アナログ量だと0~5Vの範囲を連続する値として扱うのに対し、デジタル量ではどこかにしきい値を設けて、例えば2.5V以上ならそれを「1」、2.5V未満ならそれを「0」と扱う形になる※1。 ※1:

    半導体プロセスまるわかり デジタル回路を構成するトランジスタ (1/3)
    kana321
    kana321 2014/01/21
    電子回路には、アナログ回路とデジタル回路の2種類がある。両者の違いは、デジタル量で処理するか、アナログ量で処理するかである
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