ページング機構2インテルアーキテクチャーのメモリ管理機構は、セグメント方式とページング方式の２つが存在します。セグメント方式は無効にすることは出来ませんが、ページング方式はCR0のPG bitを操作することにより、ON/OFFを切り替える事が出来ます。 ページングが有効になっているときに、リニア・アドレスを物理アドレスに変換するために使用する情報は、次のデータ構造に入っている。 Page Directory Table 4Kバイト・ページに入っている32 ビットのページ・ディレクトリ・エントリ(PDE) の配列。 1024 個までのページ・ディレクトリ・エントリをページ・ディレクトリに保持することができる。 Page Table 4Kバイト・ページに入っている32 ビットのページ・テーブル・エントリ(PTE) の配列。 1024 個までのページ・テーブル・エントリをページ・テーブルに保持することができる。
GCC Inline Assembler
