第2回：アナログ技術の新潮流，時間分解能型回路とTDC（前編）
アナログ信号を電圧軸ではなく時間軸で処理する─そんな「時間分解能」型アナログ回路を設計する時代が到来しつつある。この回路は既に実用化されており，研究発表も活発だ。IC/LSIの微細化と低電圧化が進み，電圧振幅を利用した計測/演算/制御が困難になってきたことが背景にある。アナログ回路の新しい潮流について，基本となるTDC（time to digital converter）を中心に回路動作や応用例を解説する。（日経エレクトロニクス） 電圧でアナログ信号をとらえ，演算や制御を行う。こんなことは当たり前で，意識することさえなかった，という人は多いだろう。 ところが現在，新たなアナログ回路の設計手法が広がりつつある。測定/処理の軸を従来の「電圧軸」ではなく「時間軸」に変更して，アナログ回路設計を行う方法が注目を集めている。 ここでは，アナログ回路設計のパラダイムを変える「時間分解能」型回路の動作や
第5回：完全デジタルPLL回路「ADPLL」を学ぶ
無線通信回路の周波数シンセサイザや，マイクロプロセサの高速クロック生成回路において，必須の回路がPLLである。通常はアナログ回路で実現する。このPLLを，すべてデジタル回路で構成するという設計コンセプトが「ADPLL」だ。実際にADPLLを利用した回路の研究開発を進めている群馬大学の小林氏らが，ADPLLの意義や，構成について解説する。
【ISSCC】PLLの性能向上，今年はTDCの新規提案が相次ぐ
「ISSCC 2010」の「Session 13: Frequency & Clock Synthesis」は，分周器・位相比較器・ループフィルタ・VCOから構成されるアナログ方式のPLLに関するセッションである。米SiTime社らが発表したMEMS発振器向けのFractional-N PLL（論文番号13.1）と，富士通研究所が発表した面積が0.3mm2と小さいISDB-T向けFractional-N PLLが注目である。一方，「Session 26: High-Performance & Digital PLLs」では，TDC（time-to-digital converter)やサブサンプリング技術を用いるデジタル方式のPLLのセッションである。TDCの線形性や分解能向上，低消費電力化の発表が相次いだ（論文番号26.1, 26.2, 26.3, 26.5,26.7, 26.8)。昨年
【ISSCC】NEC，ADPLLの高速応答性を生かし低消費電力の周波数シンセサイザを開発
NECとNECエレクトロニクスは，AD（all digital）PLLを用いることで，間欠動作する無線端末の消費電力を大幅に低減する技術を開発した。2010年2月8日から開催中の「ISSCC 2010」で発表した（講演番号26.2）。開発した周波数シンセサイザは2.1GHz～2.8GHzの出力に対応し，WCDMAやWiMAX，ZigBeeといった無線通信LSIへの適用を想定する。間欠動作を前提とした場合，周波数シンセサイザの消費電力を従来比1/3に低減できるという。 無線回路を間欠動作させる場合，通常のアナログPLLではセトリング時間（周波数のロックアップ時間）の長さが障害となる。このため，アナログPLLと比べてセトリング時間を短くできるデジタルPLL（ADPLL）が適している。ただし，ADPLLにおいてアナログPLLと同程度の低雑音性能を実現しようとすると，消費電力が増大してしまうという
sinθ≒θ？ - OKWAVE
物理というよりは数学だと思います。 SINθ＝COSθを満たすθはθ＝４５°ですね。つまりSINθ≒COSθを満たす振り子というのは最大ゆれ角約θ≒４５°の振り子ということです。御存知とは思いますが念のために≒は約とかおよそという意味です。 長さが１ｍなので振れ幅は三角比より計算され、振れ幅＝１ｍ×sinθとなります。
[ 890_計算誤差 ( 数値計算の誤差 ) と多倍長演算 ] - Mr.XRAY
procedure TForm1.Button1Click(Sender: TObject); var R1 : Single; begin R1 := 0.1; if R1 = 0.1 then begin MessageBox(Handle, '同じ値です', '結果', MB_ICONINFORMATION); end else begin MessageBox(Handle, '同じ値ではありません', '結果', MB_ICONWARNING); end; end; というものです．例をあげたらきりがありません．対象の数値や結果は，数値の型や，どんな計算をしたか，結果をどのように取得したかにもよります． コンピュータは昔「電算機」とか「電子計算機」と呼ばれていました．科学技術計算でコンピュータを使用する者にとって，上記のような現象は，必要不可欠な知識であり，常識といっても過言では
デジタルFMレシーバ
デジタルFMレシーバ 設計仕様書 (Ver 1.0) 琉球大学工学部情報工学科 和田 知久 [０] はじめに 今回はデジタル方式のFMレシーバ回路の設計を行います。FMはFrequency Modulationすなわち、周波数変調の意味で、音声などのアナログ信号の値の変化（強弱）を正弦波の周波数の変化に変換して電波として伝送する方式です。FM変調は有名な方式なので多数の通信系の教科書に解説や回路に関する記述があります。しかしながら、よく教科書で紹介されている回路はアナログ方式の回路であり、今回はFM変調された正弦波信号をADC（アナログ－デジタル変換器）にてデジタル化したことを前提にデジタル方式のFM復調回路の設計を行います。 学生対象のコンテストですので小さめのデジタル回路を設計することを念頭に、なるべく簡単な回路構成要素を組み合わせてFM復調を行う回路を設計します。今回設計するデジタル
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Phase-locked loop - Wikipedia
This article includes a list of references, related reading, or external links, but its sources remain unclear because it lacks inline citations. Please help improve this article by introducing more precise citations. (June 2022) (Learn how and when to remove this message) A phase-locked loop or phase lock loop (PLL) is a control system that generates an output signal whose phase is fixed relative
Dean Banerjee PLL Book - PLL Performance, Simulation and Design Handbook
PLL Performance, Simulation and Design Handbook 4th Edition Statement by the Author: I first became familiar with PLLs by working for National Semiconductor as an applications engineer. While supporting customers, I noticed that there were many repeat questions. Instead of creating the same response over and over, it made more sense to create a document, worksheet, or program to address these re
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「まるわかり回路技術」シリーズ PLL のループ・フィルタ応答を理解する - TI
http://ocw.osaka-u.ac.jp/engineering-jp/rf-integrated-circuit-design-jp/rf-no-6.pdf
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電子設計の基本と応用がわかる - EDN Japan
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フラクショナルN PLLの特長と設計上の落とし穴 - ナショナル セミコンダクター
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