米Cadence Design Systems, Inc.は，512ビット幅のI/Oを備えたDRAMとSoCなどを縦積みする3次元LSIを想定した設計環境を整えたと発表した。同社の新戦略「EDA 360」の「SoC Realization」の具体例の一つとする。
Cadence，512ビット幅I/OのDRAMとSoCを縦積みする3次元LSIを想定した，設計環境を発表
米Cadence Design Systems, Inc.は，512ビット幅のI/Oを備えたDRAMとSoCなどを縦積みする3次元LSIを想定した設計環境を整えたと発表した。同社の新戦略「EDA 360」の「SoC Realization」の具体例の一つとする。
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