ＨＤＬによる電子回路の設計
独習したい方へ VHDLトレーニングはこちら Verilogトレーニングはこちら セミナーのお知らせ、御依頼はこちら ＨＤＬ設計見積り依頼はこちら ＨＤＬ(Hardware Discription Language:ハードウエア記述言語)とは？ ＨＤＬは電子回路やシステムの振る舞いを記述するためのプログラム言語です。ＢａｓｉｃやＣと同じような感覚で電子回路を設計することが出来ます。LSIに含まれる回路の規模が膨大になった現在、回路図でデジタル回路を設計するようではとても間に合わないのです。そこでコンピューターに自動設計をさせて合理化する必要が生じました。そのために考えられたのがＨＤＬというわけです。 ＨＤＬ設計と従来の設計との違い 従来の回路設計では回路図という絵を書いていました。これらの絵によって部品の接続関係を記述し、回路を製作するときのよすがにしていたわけです。実際回路図にしたがって
TopPage - Verilog HDL & FPGA
FPGAボード（Spartan-3Eスタータキット，またはSpartan-3Aスタータキット）で動作するCPUをVerilog HDLで設計します． さらに，そのCPUをターゲットとするアセンブラとコンパイラも設計します． ソースコードはかなり簡潔に書かれており，コード量がかなり少ない（約250行程度）にもかかわらず，必要最低限の機能をもったＣＰＵがＦＰＧＡボードで正しく動作します． ソースコードの簡潔さに重点をおいているので，回路が使用するリソースや効率化は重視していません． 論理合成ツールの安定性とVerilog HDLの基本構文のみ用いることを考慮し，ソースコードは原則Verilog-95に準拠しています． Verilog 2001などでも論理合成可能です．アセンブラはPerl，コンパイラはflexとbisonで記述されており，きわめて少ないコード量で正しく処理することができます．
初めてでも使えるVerilog HDL文法ガイド ―― 記述スタイル編
ここでは，Verilog HDLの文法についておさらいする．Verilog HDL 2001では，それまで文法的にあいまいとされてきた部分などが修正されている．記述スタイルについてVerilog HDL 2001で改定された部分を説明する． （編集部） Verilog HDLは，1995年にIEEE 1364として標準化されましたが，その後さまざまな修正と拡張が行われ，2001年にIEEE 1364-2001として新しい標準になりました．既存の機能もそのまま使えるように，仕様追加の形で改訂されています． そこで，新たにHDL設計を始める方でもわかるように，Verilog HDL 2001の文法を「記述スタイル編」と「文法ガイド編」に分けて解説します．なお，記述スタイル編では，新旧両方のスタイルが可能な場合には併記せず，新スタイルのみを紹介しています．文法ガイド編では両方を併記しています．
HDL時代に求められる論理回路設計とは ―― 回路記号を使わない設計手法の考え方
ハードウェア記述言語を用いる大きな利点は，設計の抽象度が上がることとコンピュータで動作する設計ツールを活用できることです．つまり実務で求められている技術は，多くの教科書に書かれているような，論理ゲートを組み合わせて回路図を記述する手法とは異なります．本稿では，現代にマッチした論理設計技術を解説していきます．ここでは，今実務で求められている設計手法とその学習法を明確にします．また，論理回路設計で最低限必要な数学を復習します．（編集部） 本稿では，できるだけやさしく論理回路の設計技術を解説していきます．内容は簡単でも，時刻合わせができる時計を作ったり，パソコンとデータをやりとりする「シリアル送受信回路」を作ったりなど，達成目標は高度です． 「やさしく」と「高度」を両立するため，抽象度を一つ上げたところから学習を始めます．従ってゲートやフリップフロップによる回路は一切出てきません．言語によって論
HDLによるFPGA設計
1. 論理合成向けのVerilog HDLの書き方 合成系と検証系 デジタル回路の基本形 組合せ回路のHDL記述 FlipFlopのHDL記述 Verilogの論理式の書き方 ムーアマシンのHDL記述 記述例 - シリアル受信回路 構造記述による階層化 動作記述と構造記述 補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogコーディングのTips 記述スタイル エッジ検出の書き方 内部信号は正論理にする 小さいモジュールを作らない 中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterの値によって実行するコードを切り替えない 定数のビット幅は明示的に書く ファイル名はモジュール名に一致させる 見た目を統一する - コードレイアウト 見た目を統一する - ネーミング 3. RTL記述に書
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