電気回路/HDL/Xilinx ISE におけるの制約の与え方Xilinx ISE を使った FPGA 開発における制約の書き方と満たし方を勉強する † FPGA や CPLD の開発では、回路の動作を HDL 言語で正しく記述するだけではだめで、 その回路がきちんと要求されるタイミングで動くことが必要になります。 FPGAの部屋 の marsee さん曰く、 「XilinxのFPGAはHDLが書けても、まだ半分しかマスターできたことにならないと思っている。」 とのことで、実際後半戦では FPGA 内部の構造まで踏み込んだ理解が必要だったり、 初心者にとってはいろいろと苦労が多いです。。。 ということで、動作クロックを高めなければならなかったり、 高速な周辺機器とやりとりをしなければならなかったりするときに重要になる、 「制約」の使い方について勉強する羽目になりました。 FPGA 回路設計での「制約 (constraint)」は、 回路の動作速度やタ
