発表会では、東京大学 情報理工学系研究科の平木敬教授が、同プロジェクトの概要、新しく開発したプロセッサなどの説明を行なった。 今回発表されたGRAPE-DRプロセッサは、できる限り機能を絞って小型化したというコプロセッサを512コア搭載し、動作周波数500MHzで512G FLOPSの演算性能を1チップで実現。1チップで512コア、512G FLOPSは世界最高を達成し、また、消費電力は最大60W、アイドル時30Wで、こちらも汎用プロセッサとして演算速度当たり世界最低だという。 プロセッサは16の演算ブロック、共有メモリ、PLL(Phase Locked Loop)などの各モジュールで構成されたシンプルな構造。演算ブロックに32コアを内蔵し、32×16の512コアとなっている。1つのコアはレジスタ、加算(FADD)、乗算(FMUL)など、演算に必要な回路のみに切り詰めたという。演算の実行は

以前の記事では、Intelが来年(2008年)にリリースを予定している、低消費電力のプラットフォーム“Menlow”に関する最新情報をお伝えしたが、その後の取材でMenlowのプロセッサであるSilverthorneのさらなる詳細がわかってきたので、お伝えしていきたい。 徐々に姿を現しつつある、Silverthorneプロセッサの正体は、In-Order実行型のシンプルな構造を採用した、P6以前のマイクロアーキテクチャに先祖返りしたような、最新のプロセッサとしてはユニークなものだったのだ。 ●In-Order実行型のマイクロアーキテクチャを採用するSilverthorne 以前の記事では、Silverthorneがどのようなマイクロアーキテクチャになるのかは明らかではないと述べたが、その後の取材で詳細も徐々にわかってきた。Intelに近い情報筋によれば、Silverthorneのマイクロア

11月27日　発表 株式会社東芝とNECエレクトロニクス株式会社は27日、32nmにおけるシステムLSIプロセス技術を共同開発することで合意したと発表した。 両社は2006年2月より、45nm世代のシステムLSIプロセス技術を共同開発してきたが、32nmプロセスでもそれを継続する。32nmプロセスでは、高度な技術が要求されるため開発投資が増大する。両社は今回の合意により、開発コストを分担して投資効率を向上させるとともに、プロセス開発を加速させるとしている。 32nmの共同開発は、両社が45nmプロセスの開発を行なっている東芝のアドバンストマイクロエレクトロニクスセンター(横浜市)で引き続き行なう。共同開発するのは基幹プロセスの技術で、その他の付加プロセスや差異化プロセス技術については両社で協議し、個別に取り扱いを決める。また、生産については、共同生産を視野に入れて協議し、2008年中に方針

新規アイテム 新規アイテムの学習を開始！ 次の学習：1日後 学習毎に記憶強度が上がり「定着中」ゾーン へ。このゾーンの往復が脳科学のポイント！ 復習！ 次の学習：3日後 アイテムを忘れそうになると再び要復習ゾー ンへ。自動的に、要復習の指示が届きます 復習！ 次の学習：3ヶ月後 ゾーンの往復毎に記憶強度が上がり、完璧に 覚えた段階でアイテムは「完了」ゾーンへ。