レジスタ転送レベル - Wikipedia
レジスタ転送レベル（レジスタてんそうレベル、英: register transfer level、RTL）は、論理回路の動作記述などにおいて、「ゲートレベル」よりも一段抽象的な記述レベルである。ゲートレベルでは、組合せ論理回路の（すなわち、状態を持たない）ゲートのネットリストを記述するが、レジスタ転送レベルでは、状態を持つラッチ回路など順序回路に相当する最小の部分を「レジスタ」として抽象化（ブラックボックス化）する。その上で、論理回路の動作を、レジスタからレジスタへの転送と、（その転送中に組合せ論理回路を通すことで行われる）論理演算の組み合わせとして記述する。 一般に論理回路は次のような2つの部分に分けるようなモデル化ができる。1つは状態を持つ順序回路によるレジスタの集まりであり、もう1つは状態を持たない組合せ論理回路の集まりである。レジスタは通常、クロック信号のエッジに同期して動作し、回
Verilog - Wikipedia
Verilog（ヴェリログ）は、IEEE 1364として標準化されているハードウェア記述言語（Hardware Description Language; HDL）である。最も重要な用途は、デジタル回路をレジスタ転送レベルで設計・検証することである。また、アナログ回路や混合信号回路（英語版）の検証や、遺伝子回路（英語版）の設計にも使用されている[1]。 もともとVerilogは電子回路シミュレーションを行うシミュレータであり、それに使用する言語であった。文法は、プログラミング言語のC言語やPascalに似ている。 後継言語はSystemVerilogで、Verilogの機能的な上位互換である。System Verilogの規格と統合して、「IEEE/IEC 62530:2011 SystemVerilog - Unified Hardware Design, Specification,
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
Computer architecture simulator - Wikipedia
MATLAB/Simulink概要紹介
Instruction set simulator - Wikipedia