WISHBONEの活用概要 WISHBONEはSystem-on-Chip (SoC) Interconnect Architecture(簡単に言えばパラレル・バスの規格)です。 FPGA等に実装されるSLAVE-DEVICEとCPU等のMASTER-DEVICE間を簡単、且つ、簡潔に接続する事を目指して規格されています。 ライセンスもロイヤルティーも無く、自由に使用出来ます。 WISHBONEは、OPENCORES.ORGにて仕様書(wbspec_b3.pdf)が参照出来ます。 今後のHDL設計にて利用しておくとIP-COREの再利用がし易くなると思いますので、活用したいと思います。 基本接続 以下に基本接続図を示します。 ※図は仕様書(wbspec_b3.pdf)の図1-2を引用 sample 以下にSLAVE-DEVICE(16bit長汎用OUTPUT-PORT:8bit長アクセス可
