[B! VHDL] EHbtjのブックマーク

HDLによるFPGA設計

1. 論理合成向けのVerilog HDLの書き方合成系と検証系デジタル回路の基本形組合せ回路のHDL記述 FlipFlopのHDL記述 Verilogの論理式の書き方ムーアマシンのHDL記述記述例 - シリアル受信回路構造記述による階層化動作記述と構造記述補足 - VerilogとVHDL 補足 - シミュレーション言語としてのVerilog 2. VerilogコーディングのTips 記述スタイルエッジ検出の書き方内部信号は正論理にする小さいモジュールを作らない中間的なwire変数はなるべく作らない defineでなくparameterを使う parameterの値によって実行するコードを切り替えない定数のビット幅は明示的に書くファイル名はモジュール名に一致させる見た目を統一する - コードレイアウト見た目を統一する - ネーミング 3. RTL記述に書

EHbtj 2014/03/05

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『VHDLによる32bit符号あり乗算回路』

最近そろそろ卒論を書こうと思い、教授に「論文を書く際の注意点とかあったら教えて下さい」って聞いたら、「昔の人の論文参考に書いて。でも参考にならない論文もあるから注意してね☆」と言わました。参考にならない論文を通したのはどこのどいつだ！まぁうちの教授は基本放任主義なんでこのぐらい想定内でしたが、昔は優秀な学生がこの研究室は沢山いたので、参考になる論文はすぐに見つかり、論文を書き始めることが出来ました。ただプロセッサ内部の回路がマルチプレクサとか、レジスタとかブロック図チックな部品がほとんどなんで普通の回路だったら、Spiceとか使ってかけるんでしょうが、今回は大してSpiceの恩恵は受けられず、結局ESCAD って言うフリーのCADソフトにマルチプレクサを部品登録して書くことにしました。そういえばESCADってVISTAに入れてもちゃんと起動できなかったんですけど、

EHbtj 2014/01/17

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SPI Slave (VHDL)

EHbtj 2014/01/10

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SPI Master (VHDL)

Code Download Version 1.2: spi_master.vhd (8.9 KB) SCLK immediately assumes the value of the CPOL input when the bus is idle Version 1.1: spi_master_v1_1.vhd (8.8 KB) Corrected ModelSim simulation error (explicitly reset clk_toggles signal) Version 1.0: spi_master_v1_0.vhd (17.0 KB) Initial Public Release Features VHDL source code of a Serial Peripheral Interface (SPI) master component Configurabl