集積回路 - Wikipedia
この記事は検証可能な参考文献や出典が全く示されていないか、不十分です。 出典を追加して記事の信頼性向上にご協力ください。（このテンプレートの使い方） 出典検索?: "集積回路" – ニュース · 書籍 · スカラー · CiNii · J-STAGE · NDL · dlib.jp · ジャパンサーチ · TWL (2018年9月) 集積回路の例（写真中央の黒色の正方形が集積回路のパッケージの外観） 集積回路のダイ（回路を形成した半導体ウェハを四角く切り出したもの）。通常はパッケージに封入されていて見えない。これは555 タイマーICのもの。 集積回路（しゅうせきかいろ、英: integrated circuit, IC）は、半導体の表面に、微細かつ複雑な電子回路を形成した上でパッケージに封入した電子部品である。 集積回路は、シリコン単結晶などに代表される「半導体チップ」[注釈 1]の表面
半導体技術に関するキーワード ― ＠IT
「ムーアの法則」で知られる「半導体の集積密度は18～24カ月で倍増する」というあまりにも有名な経験則は、1965年にIntelの共同創設者であるゴードン・ムーア（Gordon Moore）博士が発表したものだ。この法則は、多少のブレはあるものの、未だに着実に守られている。 この経験則を支えているのが、製造プロセスの進歩である。一般に製造プロセスが0.7倍の細密化で進歩するため、同じ回路設計ならば、製造プロセスを1世代進めることで、ダイの面積は約半分（0.7倍×0.7倍＝0.49）になる。つまり製造プロセスが1世代進むと、半導体の集積密度は約2倍になるわけだ。 Intelは、2005年第4四半期から65nmプロセスによるプロセッサの製造を開始している（出荷は2006年1月）。すでに45nmプロセスの開発も進んでおり、2007年後半には量産を開始するとしている。つまり、ムーアの法則を守るように
半導体製造技術を理解するためのキーワード（基礎編）
2005年7月25日、Intelは米国アリゾナ州チャンドラーの製造拠点に300mmウエハ対応の半導体量産製造施設（Fab 32）を新たに追加、建設すると発表した（インテルのニュースリリース「米国アリゾナ州に300ミリ・ウエハ施設を新設」）。この製造施設では、2007年下半期から45nmプロセスでマイクロプロセッサの製造を開始するとしている。現在、Intelの主力製品であるPentium 4やPentium Mといったプロセッサはすべて90nmプロセスで製造されており、2005年末から2006年にかけて65nmプロセスによるマイクロプロセッサの製造を開始することを明らかにしている。Fab 32は、そのさらに次世代となる45nmプロセスをターゲットにした製造施設である。 このような半導体製造技術の進歩によって、プロセッサの動作クロックの向上や新しい機能の追加が可能になる。また1枚のウエハから製
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