ハイインピーダンスの上手い使い方 – 日記帳だ! with Tux on Libserver
今日は午後から授業がないので、MIG周りの回路を設計していた。 とりあえず今日は書き込みの回路を書き終わった。シミュレーションしないとちゃんと動くか分からん。 あと、シミュレーションでは良くても実機では上手く動かない可能性もあるし厄介。 ところでVerilogではポートにはinput,output,inoutの3種類がある。 inputは入力ポート、outputは出力ポートなのはすぐわかるが、inoutってなんじゃとなる。 inoutは入力にも出力にもなるポートですね。 どうやって入力と出力を兼ねるのか、使い方が気になるポートだが、ちゃんとうまい使い方がある。 module A(inout [7:0] X,input X_OUT_EN) reg [7:0] X_OUT; assign X= X_OUT_EN ? X_OUT : 8'hzz; //(略) endmodule ポートに信号を出
Verilog 学習メモ
Verilog 自習帳>記述のコツ 目次 always 中での代入(しょうもなくてハマったこと、その1) CPLDでの同期回路 RSTn ピン以外のピンでリセットしたいとき 分周クロックを使いたいとき 分周器はダウンカウンタがお得？ 同期ラッチをかける 記述スタイル 深い if はダメ inout の使い方 大分周デバイダ ビット幅は省略しない エッジ検出 ムーア型マシンにすべし 順序回路と組み合わせ回路とブロッキング代入とノンブロッキング代入 always 中での代入(しょうもなくてハマったこと、その1) △目次 なんせ、初心者が独学で勉強しようとすると、とんでもなく、しょうもないことでハマります。 みなさんには、何をくだらんこと書いてるか、と思われるでしょうが、とりあえず、晒しときます。 always の中で出力に代入する。 例えば、カウンタなどを書くとき、always の中で、出力線
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
fpga-tools/components/oled.v at master · pwmarcz/fpga-tools
LSI設計の基本 RTL設計スタイルガイド Verilog HDL編｜【ConTenDo】 BookWay