ハイインピーダンスの上手い使い方 – 日記帳だ! with Tux on Libserver
今日は午後から授業がないので、MIG周りの回路を設計していた。 とりあえず今日は書き込みの回路を書き終わった。シミュレーションしないとちゃんと動くか分からん。 あと、シミュレーションでは良くても実機では上手く動かない可能性もあるし厄介。 ところでVerilogではポートにはinput,output,inoutの3種類がある。 inputは入力ポート、outputは出力ポートなのはすぐわかるが、inoutってなんじゃとなる。 inoutは入力にも出力にもなるポートですね。 どうやって入力と出力を兼ねるのか、使い方が気になるポートだが、ちゃんとうまい使い方がある。 module A(inout [7:0] X,input X_OUT_EN) reg [7:0] X_OUT; assign X= X_OUT_EN ? X_OUT : 8'hzz; //(略) endmodule ポートに信号を出
VerilogHDLのデバッグをVSCodeでテストベンチを使わずにやる - Qiita
はじめに 趣旨 DigitalJSで手軽にVerilogHDLをデバッグする環境を構築する方法を共有したい 内容 Visual Studio Code（以降、VSCode）でDigitalJSを使ってVerilogHDLをデバッグする環境を整える手順 導入 FPGA開発の流れ FPGAの開発をしたい場合、VerilogHDL/SystemVerilogやVHDLといった言語で回路を記述する（回路のひとまとまりをモジュールと呼ぶ。詳細は割愛）。モジュール作成後、安全のためやデバッグのしにくさから、実機に乗せる前に検証のために論理シミュレーションを行い、動作検証を行う。その際、基本的にはテストベンチと呼ばれるシミュレーション用のモジュールを作成し、波形を確認しながら検証する。 問題点 テストベンチ用のモジュールは独特でわざわざ書き方を覚える必要があるし、初心者にはちょっととっつきにくい。また、
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