Verilog Simulator & FPGA &CPUのページ
Veritakは、高速Verilog HDLシミュレータです。WindowsXP/Windows2000/Vista（32ビット/64ビット）/Windows7(32ビット/64ビット）の環境下で動作します。 LSI エンジニアによるプロフェッショナルLSIエンジニア為の設計ツールですが、FPGAの開発ツールとしてもご利用いただけます。 フリーのWEB Editionでもゲート規模でいえば、搭載RAMも含めると100万ゲート規模の開発が可能な時代になってきました。設計ツールさえ整えれば、独自アーキテクチャでCPUやDSP等何でもFPGAで実装が可能です。また、最近は、CコンパイラもオリジナルCPUに対応させることができるような環境が整ってきました。 オリジナルCPUをFPGAで走らせる、20年前には、考えられなかった夢が今、現実になろうとしています。 FPGAでCPUを自作したい方のために
ウェブリブログ：サービスは終了しました。
「ウェブリブログ」は 2023年1月31日 をもちましてサービス提供を終了いたしました。 2004年3月のサービス開始より19年近くもの間、沢山の皆さまにご愛用いただきましたことを心よりお礼申し上げます。今後とも、BIGLOBEをご愛顧賜りますよう、よろしくお願い申し上げます。 ※引っ越し先ブログへのリダイレクトサービスは2024年1月31日で終了いたしました。 BIGLOBEのサービス一覧
VHDL(component)
VHDLの構造化プログラミング手法 −コンポーネントを用いたタイマー回路の設計− ver.2 (2007.5.7) 信州大学工学部 井澤裕司 １．はじめに 本章では，「 VHDL 」 の「 構造化プログラミング手法 」 として，「 コンポーネント 」 を用いた 回路記述方法について，解説します． 「 回路規模 」 が大きくなると，「 VHDLのソースコード 」 が肥大化し，「 全体の構造 」 が把握し難く， 「 拡張性 」 ，「 汎用性 」 に欠ける記述となってしまいます． これを避けるため，目的とする回路の機能や構造を分析して，単純ながら 「 汎用性 」 のある 「 部品 」 を， 「 コンポーネント 」 として定義し， これを「 階層的 」 に組み合わせる「 構造化プログラミング 」 が用いられます． 本授業の目的である 「 CPUの設計 」 にも，この 「 構造化
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
処理を実行中です
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
