Verilogパーサで抽象構文木を生成するようにした - kei-os2007 against the machine!!Verilogファイルから、抽象構文木を生成できるようにしました。 処理できる構文はまだまだ限定的ですが。。 Haskell Parsecで直接扱うことのできない左再帰の構文を 右再帰に変形している部分があるのですが (expression構文のところ) ここをパースして右再帰に変形前の構造に戻して構文木を作る処理で ちょっと頭がこんがらがりそうでしたが（こんがらがりました）。 （左再帰のところは、chainlとか chainl1をうまく使えばよいのかな？？） このブログを書いてる時点のソースコード http://github.com/kei-os/vparsec/tree/ccd8e9ceea5794b7b64acc366725bd967f61aa08 データコンストラクタとかデータ型の名前に迷いがあったり 多相的な型を使えばパーサをもっと簡潔に書けるんじゃない？とか いろいろ思うところ
