Verilog「脱」入門
Verilog「脱」入門 はじめに Verilog HDL を使い始めて早９年目。 それ以前は ABEL や VHDL でシコシコとやってましたが、Verilog HDL を使うようになってからはそれ一本です (あくまでも HDL の話、Schematic は別)。 最近は周りでも HDL を使って FPGA の設計をする者が多くなってきました。 彼らは HDL の入門書や FPGA 代理店開催の無料セミナーなどで FPGA 設計の一通りを習っているようです。 しかし、"そこに書いてあること・習ったことがすべて" だと思い込み、"それ以上のことはできない" と思い込んでいるように感じます。 趣味の世界ならまだしも、業務で使う以上は早いところ "入門" の枠から抜け出して次のステップへ進んで欲しいのですが… 彼らのコードからは "その場しのぎ" かつ "動いてるから大丈夫"
ブロッキング代入とノンブロッキング代入
インデックスへ戻る ブロッキング代入とノンブロッキング代入 概要 ブロッキング代入とノンブロッキング代入については Verilog HDL のありとあらゆるあらゆる書籍や Web ページで必ず解説されています。 ところが、それらの解説には「ブロッキング代入とノンブロッキング代入の使用例を示して結果はそれぞれこうなります」と簡単に済ませているものが少なくありません。 そのせいか、ある程度の回路設計ができる人であってもブロッキング代入とノンブロッキング代入の違いをきちんと説明できる人や使い分けができる人は少ないように感じます。 例えば、下記の問いにあなたはきちんと答えられるでしょうか？ "<=" はブロッキング代入それともノンブロッキング代入？ ブロッキングとは何をブロッキング (阻止) している？ ブロッキング代入とノンブロッキング代入の違いを知るには、イベントの概念やシミュレータ内部の動き
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