場当たり的な"虫"取りから脱却,SystemVerilogで検証作業をスマートに 組み込みネット編集部 ディジタル回路の設計では,Verilog HDLなどのハードウェア記述言語が利用されています.ハードウェア記述言語で設計対象の機能(RTLモデル)を記述し,さらにその入出力の振る舞いを記述します.前者は設計記述,後者はテストベンチ(検証記述)となります. ディジタルLSIに多くの機能を盛り込むようになり,設計記述の作成よりも検証作業に多大な時間がかかっています.もはや,やみくもにバグを洗い出す時代ではありません.適切な方法で,よけいな手間をかけずに必要十分な検証作業を実施することが求められます.そして,そのためのテスト・シナリオを十分に練らなければなりません. Verilog HDLの拡張版であるSystemVerilog(IEEE 1800)には,こうしたスマートな検証を行うためのさま