ScalaChisel is powered by Scala and brings all the power of object-oriented and functional programming to type-safe hardware design and generation. Chisel, the Chisel standard library, and Chisel testing infrastructure enable agile, expressive, and reusable hardware design methodologies. FIRRTLThe FIRRTL circuit compiler starts after Chisel and enables backend (FPGA, ASIC, technology) specializati
日本人だけが知らないScala製のChisel!とか、煽り文章とか考えてみたけど、タイトルだけでギブアップ。別にVerilogもVHDLも捨てなくて良いです。 今回はChiselというハードウェアを記述するScalaのライブラリ(埋め込み言語)をご紹介します。 なお、Scalaって単語に釣られたけど、ハードとか知らんし、結論だけで回れ右したい人は、「AltJSの回路版」で全てを理解できるでしょう。お疲れ様でした。 さて、今世界でブームになりつつある(なってる?)様ですが、例によって日本はいつも通りあまり知名度が無さそうです。そんなChiselを勉強してみて、これスゲーとなったので、まずは何故Chiselを導入すべきなのか、という記事を書いてみたいと思います。 そもそもChiselって何? ChiselはUC Berkeleyが開発している、Scalaというプログラム言語に組み込まれた、簡単
今年のGWの自分宿題としてものすごく簡単なRISC-Vを作っていました。 ツイッター見てる方はご覧になってたかもしれませんが、GW中に一応riscv-tests位ならPASSするものが出来ています。 今回はその後にVivadoで合成してみた結果も取ることが出来たのでそれも含めて紹介をしてみようと思います。 Chiselで作るオレオレRISC-V ディレクトリの構成 ブロック図 外部インターフェース リード ライト テスト環境 テスト環境のディレクトリ構成 テストの実行 RTLの生成 Ultra96上で合成 リソース使用量 タイミング 作ってみての感想 Chiselで作るオレオレRISC-V そんなわけで作ったRISC-V(適当にdirvという名前になってます)のスペックを。 こんな感じです。(これはgithubのREADMEをほぼそのまま載っけてます) RV32I Machine mode
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