CPU 実験完動報告 - tomykaira makes love with codes
contest.sld の FPGA を使った描画に成功し、自前のシミュレータの出力とバイトレベルで一致したので CPU 実験が始まる前に終了しました。全てを一人で作りました（実質的にコンパイラとライブラリは作っていない）。CPU 実験はオワコンです。 作業期間 8月のどこかの段階で『ディジタル回路設計とコンピュータアーキテクチャ』にのっていたシングルクロックコアを改造したもので再帰 fib が動作していた。試験終了直後の 9/7 に語る会でいろいろなヒントを得て、 9/8 から ISA をレイトレーサに十分なものに変更し、CPU をほぼ全面的に書き直した。9/18 にひろってきた cserver-linux とひろってきた min-rt.ml に 0xaa を送信するコードを足したもので実機動作。作業期間およそ10日。 やったこと CPU コアの実装 FPU のハードウェア実装(fad
TopPage - Verilog HDL & FPGA
FPGAボード（Spartan-3Eスタータキット，またはSpartan-3Aスタータキット）で動作するCPUをVerilog HDLで設計します． さらに，そのCPUをターゲットとするアセンブラとコンパイラも設計します． ソースコードはかなり簡潔に書かれており，コード量がかなり少ない（約250行程度）にもかかわらず，必要最低限の機能をもったＣＰＵがＦＰＧＡボードで正しく動作します． ソースコードの簡潔さに重点をおいているので，回路が使用するリソースや効率化は重視していません． 論理合成ツールの安定性とVerilog HDLの基本構文のみ用いることを考慮し，ソースコードは原則Verilog-95に準拠しています． Verilog 2001などでも論理合成可能です．アセンブラはPerl，コンパイラはflexとbisonで記述されており，きわめて少ないコード量で正しく処理することができます．
電気回路/HDL/Xilinx ISE におけるの制約の与え方
Xilinx ISE を使った FPGA 開発における制約の書き方と満たし方を勉強する † FPGA や CPLD の開発では、回路の動作を HDL 言語で正しく記述するだけではだめで、 その回路がきちんと要求されるタイミングで動くことが必要になります。 FPGAの部屋 の marsee さん曰く、 「XilinxのFPGAはHDLが書けても、まだ半分しかマスターできたことにならないと思っている。」 とのことで、実際後半戦では FPGA 内部の構造まで踏み込んだ理解が必要だったり、 初心者にとってはいろいろと苦労が多いです。。。 ということで、動作クロックを高めなければならなかったり、 高速な周辺機器とやりとりをしなければならなかったりするときに重要になる、 「制約」の使い方について勉強する羽目になりました。 FPGA 回路設計での「制約 (constraint)」は、 回路の動作速度やタ
1
リリース、障害情報などのサービスのお知らせ
最新の人気エントリーの配信
j次のブックマーク
k前のブックマーク
lあとで読む
eコメント一覧を開く
oページを開く
DIGITALFILTER.COM
http://www.hmwr-lsi.co.jp/fpga/fpga_mb_mcs.htm
Lispマシンを作ってみた