集積効率のよい結果を引き出すには？
集積効率のよい結果を引き出すには？：FPGA開発テクニック、チューニングの心得（2）（1/2 ページ） Advisor機能「Resource Optimization Advisor」で、ロジック・エレメントをどこまで減らすことができるのか？ 実際に検証する。 前回は、アルテラの開発ツール「Quartus® II」に含まれるAdvisor機能「Compilation Time Advisor」を使い“コンパイル時間を早める”テクニックを紹介しました。 今回は「集積効率のよい結果を引き出すには？」というテーマで、Advisor機能「Resource Optimization Advisor」を使ったチューニング方法を解説します。 集積効率のよい結果とは？ そもそも“集積効率のよい結果”とは、どのような状態を指すのでしょうか？ 今回は、アルテラのFPGA Cyclone® IIIを題材に解説し
除算アルゴリズムについて
No.1のコメントに対する回答です。 f[1]=f[0](2-xf[0]) = (1-e)(1+e)/x = (1-e^2)/x というのはつまり、誤差eの１次の項をうち消すようにしてやればよいのです。「簡単に計算できる関数の逆関数」あるいは一般に「簡単に計算できる検算法がある関数」を計算するときに広く使えます。 この漸化式はニュートン法から導くこともできます。 g(f)=x-1/f とおいて、方程式 g(f)=0 を解く。ニュートン法を使うと、 g'(f) = dg/df = 1/(f^2) を用いて f[n+1]=f[n]-g(f[n])/g'(f[n]) = f[n]-(x-1/f[n])/(1/(f[n]^2)) = f[n]-(x(f[n]^2)-f[n]) = 2f[n]-x(f[n]^2) = f[n](2-xf[n]) この場合は旨く行きましたが、ニュートン法がわり算なしの
VHDL(component)
VHDLの構造化プログラミング手法 −コンポーネントを用いたタイマー回路の設計− ver.2 (2007.5.7) 信州大学工学部 井澤裕司 １．はじめに 本章では，「 VHDL 」 の「 構造化プログラミング手法 」 として，「 コンポーネント 」 を用いた 回路記述方法について，解説します． 「 回路規模 」 が大きくなると，「 VHDLのソースコード 」 が肥大化し，「 全体の構造 」 が把握し難く， 「 拡張性 」 ，「 汎用性 」 に欠ける記述となってしまいます． これを避けるため，目的とする回路の機能や構造を分析して，単純ながら 「 汎用性 」 のある 「 部品 」 を， 「 コンポーネント 」 として定義し， これを「 階層的 」 に組み合わせる「 構造化プログラミング 」 が用いられます． 本授業の目的である 「 CPUの設計 」 にも，この 「 構造化
HDL設計入門: SystemC/Verilog-HDL/Verilog-AMS/VHDL構文とシステムLSI設計
半導体集積回路LSI(Large Scale Integration Circuit)は産業の米とも呼ばれ、多くの電子機器の小型化、高性能化に貢献しています。LSIの大規模化に従って、従来、CPUを含めた複数のLSIで実現していたシステムを、１つのチップ上に実現できるようになり、このようなCPUを含めた大規模なLSIは、システムLSIやSoC(System on Chip)とも呼ばれます。システムLSIによって、携帯電話のような小型で高機能な電子機器の開発が可能になりました。 LSIは産業の米 システムLSIの設計開発は、アルゴリズム設計、アーキテクチャ設計、動作設計、RTL設計、テスト容易化設計、レイアウト設計などのいくつかの複雑な設計工程を経て行われます。LSIの設計に必要なコンピュータによる設計自動化環境はEDA(Electronics Design Automation)と呼
初めてでも使えるVHDL文法ガイド ―― 記述スタイル編
VHDLは，もともと米国防総省がハードウェア仕様記述言語として用意したもので，Verilog HDLに比べて「重い文法」になっています．ただし，論理合成可能な回路記述や，シミュレーションのための記述に限れば，それほど差はありません．概念上よく似た部分も多数あります．ここではVHDLの記述スタイルについて解説します．（編集部） 1. 基本構造 ● VHDL記述の基本構造はentityとarchitecture 図1に示すように，VHDLの基本構造は， パッケージ呼び出し エンティティ（entity） アーキテクチャ（architecture） からなります．この構造で，回路記述やシミュレーション記述を行います． 図1 VHDL記述のブロック構造 パッケージ呼び出しとは，各種演算子や関数などを定義した「パッケージ」を呼び出す部分です．実設計上，各ブロックの記述の先頭でかならず呼び出します．すべ
VHDL
【ユーザ定義の型】 ユーザは新しいデータ型を新たに定義することが出来ます。 その時使うのが type 、subtype という宣言文です。 (1) 型定義 新しい型定義に使う type文の書式は下記のような種類となります。 《列挙タイプの時》 type データ型名 is （要素、要素、・・・）； 例 １週間の型 WEEK の定義 type WEEK is (SUN,MON,TUE,WED,THU,FRI,SAT); 例 std_logic の定義 このstd_logicは最もよく使う型ですが、これは、std_logic_1164という IEEEのパッケージの中で下記のように型宣言されています。 type std_logic is ('U','X','0','1','Z','W','L','H','-'); 《Integerタイプの時》 integerタイプではrangeで値の範囲を指定しま
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さらに分かっておきたいトランジスタの種類 − ＠IT MONOist
dwm003501390.pdf
http://www-lab.ee.uec.ac.jp/text/vhdl/vhdl/vhdlindex.html
http://www.kimura-lab.net/wiki/index.php/VHDL
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