産総研：32ナノ世代LSI用ひずみ構造のn型トランジスタを開発発表・掲載日：2006/12/12 32ナノ世代LSI用ひずみ構造のn型トランジスタを開発 －電流方向にひずみをかけ電子移動度を2.2倍に改善－ ポイント シリコンの(110)結晶面に電流方向に引っ張りひずみをかけた新しいn型MOSトランジスタを開発 極微細化に適した立体マルチゲート構造のトランジスタを試作し、従来に比べ2.2倍の高い性能を実証 開発済みのp型MOSトランジスタと組み合わせ32ナノ世代のマルチゲートCMOSが実現可能に 独立行政法人 産業技術総合研究所【理事長 吉川 弘之】（以下「産総研」という）次世代半導体研究センター【センター長 廣瀬 全孝】と技術研究組合 超先端電子技術開発機構【理事長 西田 厚聰】（以下「ASET」という）は、独立行政法人 新エネルギー・産業技術総合開発機構の委託事業である半導体MIRAIプロジェクト（次世代半導体材料・プロセス基盤（MIRAI）プロ
