思いやりのある人たちへ
最近、ある横暴な特徴を持った人々の勢力が、急速にその数を増やしているように感じる。もともと多かったのだが、最近の10年ほどでまた急速に増加したらしい。いや、絶対数は変わっていなくて、単にその横暴さが目立つようになってきただけかもしれない。いずれにしても、その身勝手な言動や行動がますます目に余るようになって来たので、文句の一つも書いてみたくなった。今この文を読んでいる人の中にも、この勢力に属する人がいる、いやかなり多いだろうと予想される。そのような人たちは、この文を読んで腹立たしく思うかも知れないが、こちらとしても一方的にやられっぱなしでは悔しいので、批判を覚悟で勇気を出して書くことにする。 この勢力の人たちは、自分たちのことを指すとき「私たち一般市民」「我々普通の日本人」といった言葉で表現する。しかし、彼らの自称を使って話を進めると問題が不明確になってしまいそうなので、ここでは彼ら勢力のこ
書籍購入:RTL設計スタイルガイド
■ VerilogHDL編日本語版 第2版 定価：6,300円 ( 本体価格：6,000円 ) ■ VHDL編日本語版 初版 定価：5,250円 ( 本体価格：5,000円 ) ( 送料はSTARC負担 ) システムのほとんどが1つのチップに搭載されるSoC時代を迎え、ニーズの多様化と市場競争力のキーになるSoC製品の短期開発の要求にいかに応えるかがSoC設計技術に対する大きな課題となっております。 「RTL設計スタイルガイドVerilogHDL編」および「RTL設計スタイルガイドVHDL編」は、IP記述基準として、ハードウェア記述言語によるRTL設計を進めるための設計スタイルを定義したものです。設計スタイルを標準規定することで設計者によって異なる記述スタイルや合成、検証などの設計手法を共通化することができます。そして記述の読解性が向上し、IPの再利用
free-verilog
フリーVerilogシミュレーター なかなか性能の良いシミュレーターがあります。基本的には無保証ですが学習用やFPGAの設計用には十分です。 icarus Stephen Williams氏作のフリーのVerilogコンパイラ。Verilog-1995,2001そしてsystemVerilogまでサポートします。 これ自体は波形表示する機能は無く、ただ単にVerilogのコードを実行できるようにするだけにしか過ぎません。しかし、多くのサードパーティ(フリーソフトなのでこの呼び方が正しいかどうか判りませんが)のサポートがあり、GUIであるIVIのプラグインの一つになっています。これを適用すると、商用のシミュレーターに近い機能が得られます。 SDFのバックアノテーションがまだ未熟なので、タイミングシミュレーションは出来ませんが、RTLの設計レベルでは十分に実用になる機能を備えています。 lin
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