IBMの「脳」を模した超省電力チップ「TrueNorth」が着実に進化、ネズミの脳レベルに到達
IBMは人間の「脳」が持つ仕組みのニューラルネットワークをトレースするという、従来のコンピューターとはまったく違うメカニズムを持つプロセッサー「TrueNorth」を開発中です。このIBMの革新的コンピューターチップが持つ超高効率性能がスマートフォンやIoT端末に搭載されれば、モバイルコンピューティングの世界が一変しそうです。 IBM Research: Brain-inspired Chip http://www.research.ibm.com/articles/brain-chip.shtml IBM's 'Rodent Brain' Chip Could Make Our Phones Hyper-Smart | WIRED http://www.wired.com/2015/08/ibms-rodent-brain-chip-make-phones-hyper-smart/ IB
囲碁
ゲーム概要 CPU戦＆対人戦が可能な「囲碁」。CPUの強さは3段階。中国ルール対応。盤面左上の「？」ボタンで地の計算ができ、計算に納得したらパスし、双方パスしたら終局。ダメが残っていれば石を置きます（中国ルールでは自分の地になる）。「生き」が「死に」と計算される時は実際に2眼作ったり斜めの石を縦横に繋げる、「死に」が「生き」と計算される時は実際に取ると正しく計算されます（中国ルールでは無駄に石を置いても損しない）。セキは正しく計算できない場合あり。先手は黒、後手は白を持ち、先手・後手はランダムで決まります（CPU戦では変更可能）。PC・スマホ対応。 お知らせ (8/11) | 荒らしと規約違反 | システム
新世代APUでIntelとの差を詰めるAMD：プレイステーション 4にも搭載される「Jaguar」コアって何だ？ - ITmedia PC USER
第2世代省電力APUのポイント AMDは、TemashとKabiniにおいて、 1. CPUコアに新アーキテクチャのJaguar（ジャガー）コアを採用 2. グラフィックスコアとしてGCN（Graphics Core Next）を採用 3. チップセット機能も完全統合したSoC（System-on-a-Chip）の実現 という、3つの進化を遂げた。同社が目指すのは、省電力性能の追究だけではない。各コアやチップセット部をモジュラー構造にすることで、より柔軟な半導体設計を可能にしている。 その一例が、ソニーが今年末に市場投入を計画している「プレイステーション 4」であり、同製品もJaguarコアとGCNグラフィックスコアを統合したAPUを採用する。つまり、TemashやKabiniと同系列のAPUと見ることもできる。 AMDの新APUに採用されたJaguarコアのCPUアーキテクチャは、従来の
FPGA超並列時代に向けて！？ － 関数型プログラミングを学ぶわけ - fintopo
私の頭はループ脳、って書いた。 メソッドチェーンとループ脳 - fintopo ループってのは、順次処理の繰り返しってことなんだよね。つまりプログラマは、添字の順番に処理されることを期待している。 PASCALのfor文にはdowntoという構文がある。通常はカウントアップでfor文を回すんだけど、カウントダウンで回したい時があるんだよね。これなんかまさに順番が重要ってことを示している。 だけど、関数型プログラミングってのは、処理の順番を気にしない。・・・まぁ、原則的には。 数学的な関数の適用というのは、集合の各要素に対して個別に関数処理をすることで、順番なんて関係ないんだよね。まぁ、遅延評価とか、末尾再帰とか、現状のコンピュータ上で実行するための話ってのは、どうしても出てくるわけだけれども。 そう、問題は現状のCPUのアーキテクチャにある。マシン語レベルで順次処理と条件分岐が大前提として
ARMアーキテクチャ - Wikipedia
ARMアーキテクチャ（アーム[2][3][4][5]アーキテクチャ） とは、ARMホールディングスの事業部門であるARM Ltd.により設計・ライセンスされているアーキテクチャである。組み込み機器や低電力アプリケーションからスーパーコンピューターまで様々な機器で用いられている。 ARMアーキテクチャは消費電力を抑える特徴を持ち、低消費電力を目標に設計されるモバイル機器において支配的となっている。本アーキテクチャの命令セットは「（基本的に）固定長の命令」「簡素な命令セット」というRISC風の特徴を有しつつ、「条件実行、定数シフト/ローテート付きオペランド、比較的豊富なアドレッシングモード」といったCISC風の特徴を併せ持つのが特徴的だが、これは初期のARMがパソコン向けに設計された際、当時の同程度の性能のチップとしてはかなり少ないゲート数（約25,000トランジスタ）で実装されたチップの多く
動的再構成 - Wikipedia
動的再構成（どうてきさいこうせい、ダイナミック・リコンフィギュレイション、Dynamic reconfiguration）とは、コンピュータのハードウェア技術の1つであり、複数の小規模な演算処理部同士をプログラムに従って短時間に頻繁に結線し直すことで、小さな回路規模で複雑なデジタル処理回路を作るものである。 画像処理やデジタル無線のような用途で、長いパイプライン処理が求められるものに採用され始めている。 機能ごとに固定された専用回路を切り替えるのではなく、演算処理を行うハードワイヤード回路の再配置を行って専用回路を構成し、複数の演算部が協調してパイプラインによる演算処理を行う。 一般には、ALU（Arithmetic Logical Unit）と呼ばれる演算部が数十から数千個ほどが並び、各ALU間はクロスバ・スイッチのような配線で接続される。 例えば数百段もの深いパイプライン処理[注 1]
FPGA - Wikipedia
Altera Stratix IV GX FPGA FPGA（英: field-programmable gate array）は、製造後に購入者や設計者が構成を設定できる集積回路であり、広義にはPLD（プログラマブルロジックデバイス）の一種である。現場でプログラム可能なゲートアレイであることから、このように呼ばれている。 FPGAの構成設定は一般にハードウェア記述言語 (HDL) を使って指定し、その点はASICに近い。FPGAはASICで実装できる任意の論理機能を実装できる。出荷後に機能を更新でき、設計面で部分的に再構成でき[1]、ASIC設計よりエンジニアリングコストが低い点などが多くの用途で利点となる[2]。 FPGAに含まれるプログラム可能な論理コンポーネントを「論理ブロック」などと呼び、それら論理ブロック間を相互接続する再構成可能な配線階層がある。この構成によっていわばワンチッ
東大、1チップで512G FLOPSを達成する512コアプロセッサ
発表会では、東京大学 情報理工学系研究科の平木敬教授が、同プロジェクトの概要、新しく開発したプロセッサなどの説明を行なった。 今回発表されたGRAPE-DRプロセッサは、できる限り機能を絞って小型化したというコプロセッサを512コア搭載し、動作周波数500MHzで512G FLOPSの演算性能を1チップで実現。1チップで512コア、512G FLOPSは世界最高を達成し、また、消費電力は最大60W、アイドル時30Wで、こちらも汎用プロセッサとして演算速度当たり世界最低だという。 プロセッサは16の演算ブロック、共有メモリ、PLL(Phase Locked Loop)などの各モジュールで構成されたシンプルな構造。演算ブロックに32コアを内蔵し、32×16の512コアとなっている。1つのコアはレジスタ、加算(FADD)、乗算(FMUL)など、演算に必要な回路のみに切り詰めたという。演算の実行は
GPGPU - Wikipedia
GPGPU（General-purpose computing on graphics processing units; GPUによる汎用計算）とは、GPUの演算資源を画像処理以外の目的に応用する技術のことである[1][2]。ビッグデータなどを含む科学技術計算に対し大量の計算を実行できるというメリットのため、広く使われるようになった[3]。2022年、単一マシンとしては世界初のエクサスケールコンピュータとなった米HPEの「フロンティア」にもベクトル計算用にAMDのGPUが搭載されるなど、世界最速を競うスーパーコンピュータでの利用も一般的である。 GPGPUは、GPUが持つベクトル計算機としての特性を活かした汎用的なストリーム・プロセッシングの一形態である。GPUはコンピュータゲームで多用されるリアルタイム画像処理向けのデータ並列計算とパイプライン処理に特化した命令発行形態を持ち、またGP
ストリーム・プロセッシング - Wikipedia
この記事には複数の問題があります。改善やノートページでの議論にご協力ください。 出典がまったく示されていないか不十分です。内容に関する文献や情報源が必要です。（2016年10月） 脚注による出典や参考文献の参照が不十分です。脚注を追加してください。（2016年10月） 大言壮語的な記述になっています。（2016年10月） 独自研究が含まれているおそれがあります。（2016年10月） 言葉を濁した曖昧な記述になっています。（2016年10月） 出典検索?: "ストリーム・プロセッシング" – ニュース · 書籍 · スカラー · CiNii · J-STAGE · NDL · dlib.jp · ジャパンサーチ · TWL ストリーム・プロセッシング (英: stream processing) は、並列処理を実現するプログラミング手法の一つである。ストリームプロセッシングを用いることにより
ベクトル計算機 - Wikipedia
この記事は検証可能な参考文献や出典が全く示されていないか、不十分です。出典を追加して記事の信頼性向上にご協力ください。（このテンプレートの使い方） 出典検索?: "ベクトル計算機" – ニュース · 書籍 · スカラー · CiNii · J-STAGE · NDL · dlib.jp · ジャパンサーチ · TWL（2015年9月） ベクトル計算機（ベクトルけいさんき）は、計算機科学分野の並列計算に関する類型の一つであるベクトル演算（SIMDを参照）を実行可能なコンピュータのこと。 狭義ではベクトル演算のために最適化された設計として、高性能でパイプライン化された実行ユニットを持ち、その演算能力を可能な限り発揮できるように構成されたアーキテクチャを持つスーパーコンピュータを指す。 広義にはSIMDによるベクトルを対象とした並列演算を指す。以下、主に狭義の、すなわちパイプラインによるベクトル
FPGAでCPUを作ろう 〜FPGAで、あなたも自分がデザインしたコンピュータを動かせる〜
サポートサイト著者によるサポートページが公開されています→『FPGAでCPUを作ろう』サポートページ 書誌情報 著者: 岸本誠 発行日: 2012-03-21 最終更新日: 2012-06-22 バージョン: 1.0.0 ページ数: 112ページ(A4PDF版換算) 対応フォーマット: EPUB, PDF 出版社: 達人出版会 対象読者 プロセッサの設計方法についての知識はあるが、FPGA を使ったりといった電子工作の経験はない、という方。あるいは、電子工作の経験はあるが、プロセッサの設計方法はよくわからない、という方。 著者について 岸本誠 計算機科学を専攻した後、プログラマとして働く。プログラマとしてした仕事としては、Globus Toolkit と計算アプリケーションの間で使うミドルウェアに関係した開発と調査だったが、GT 3 と 4 で採用されていた XML ウェブサービス（ SO
CPUはオワコン - きしだのHatena
FPGAでCPUを組んでると、フェッチ部やデコーダ部で足し算や掛け算をしようとして、そんなことしたらCPUの意味ないなーと思ってしまうことがありました。 で、よく考えたら、FPGAでロジックを組むならCPUの意味はないんです。 だいたい、ひとつの処理実行するのに何クロックかかってんですか！と。 CPUでは、計算効率をよくするためにパイプラインという仕組みが使われています。 最近では、18段とかのパイプラインもあるようです。 ここで、18段のパイプラインのうち、実際に計算を行うのは2段か3段だったりします。残りの15段くらいは、命令や計算結果を読んだり書いたりしているだけです。 このパイプラインも、ほとんどはメモリの読み書き、それも命令の読み込みに多くが使われます。 であれば、CPUにしなければ、18段全部計算に使えるんじゃね？という話になりますね。 決まりきった計算を行うのに、いちいちメモ
45GHzのCPU並みの演算能力を並列処理で実現、安価にスパコンを作ることが可能なオープンソースプロジェクト「Parallella」とは?
スーパーコンピューター並のシステムすら構築できる強力なハードとソフトオープンソースで開発、誰でも99ドル(約7700円)から利用できるようにしよう、というプロジェクトが「Parallella」です。 Parallella: A Supercomputer For Everyone by Adapteva — Kickstarter 「今、私たちは1つのプロセッサーが1つのタスクを行うというシングルスレッドコンピューターを使っています。それはそれですごいことなのですが、処理頻度の限界やメモリーのボトルネックという問題に直面し、近年パフォーマンスの改善は望まれているレベルに達していません。この状況が続けば、過去30年間我々が経験してきた、毎年毎年コンピューターのパフォーマンスが向上するという状況は終わります。そして、その問題を解決するための答えがパラレルコンピューティングです」と語るのがこのプ
ARM TechCon 2012 - 64bitプロセッサ「Cortex-A50」シリーズの概要が公開される/Cortex-A57編
ARM Techcon 2012の内容から、前回のCortex-A53の解説に引き続き、予告したとおり、今回はCortex-A57のレポートをお届けしたいと思う。 Cortex-A57(以下A57と略す。Photo01)は、64bitアーキテクチャを含むARMv8に対応するアウトオブオーダー機構を持つプロセッサである。1.7GHz動作時に現行のCortex-A9(1.4GHz)の3倍程度、A15(1.5GHz)の1.3倍程度の性能を持つことになるという(Photo02)。 ARMv8には、従来のARMv7互換のAArch32と新規に追加されたAArch64の2つのアーキテクチャ、命令セットがある。しかし、A57は、1つのパイプラインで2つのアーキテクチャを実行する。というのも、AArch64の命令体系は単純化されており、条件付き実行機能(ARMアーキテクチャでは、命令内に条件指定ビットがあ
ARMの次世代64bitコア Cortex-A57/A53はこんなCPUだ (1/3)
前回に引き続き、今回もARMの新64bitコア「Cortex-A57/A53」について解説したい。だが本題に入る前に、少し最新情報を追加しておきたい。 まずARMは11月20日に、「ARMv8 Foundation Model」と、これのマニュアルを公開した。Foundation Modelとは、非常に簡単なARMv8プロセッサーのエミュレーターである。現在のエミュレーターのバージョンはまだv0.8だが、最大4コアのプロセッサーと最大8GBのRAM、UART(シリアル通信ポート)にネットワーク、Secure RAMなどのエミュレーションが可能であり、これで早速ARMv8のプログラム開発が始められるというわけだ。 これにより、システム開発者はこのエミュレーターを使って、ARMv8に対応したアプリケーションの基本部分の開発を始められる。もちろんエミュレーターでしかないから、この上でパフォーマン
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TechCrunch | Startup and Technology News
PlayStation4 と 飯野賢治さんとこれからのゲームプログラミング - UEI shi3zの日記
【後藤弘茂のWeekly海外ニュース】 2014年のハイエンドスマートフォン&タブレットのCPUコア「Cortex-A57」
【後藤弘茂のWeekly海外ニュース】 ARMが次期CPUコア「Cortex-A57」と「Cortex-A53」を発表