電気回路/HDL/Verilogで犯しがちな記述ミス
注意点２† で、もう一つ自分で見つけた注意点ですが、 http://japan.xilinx.com/support/answers/34811.htm にあるとおり、`default_nettype none の副作用として、次のコードがコンパイルエラーになります。 LANG:verilog `default_nettype none module my_module ( input clk, input reset, input data_in , output data_out ); ... endmodule 次のように書けばエラーになりません。 LANG:verilog `default_nettype none module my_module ( input wire clk, input wire reset, input wire data_in , output wir
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GTKWave Analyzer v3.3.41 (w)1999-2012 BSI [0] start time. [61000] end time. (gtkwave:29020): GLib-GObject-CRITICAL **: gpointer g_object_ref(gpointer): assertion 'G_IS_OBJECT (object)' failed (gtkwave:29020): GLib-GObject-CRITICAL **: gpointer g_object_get_qdata(GObject *, GQuark): assertion 'G_IS_OBJECT (object)' failed (gtkwave:29020): GLib-GObject-CRITICAL **: void g_object_set_qdata_full(
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