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2014年9月16日のブックマーク (6件)

  • Intel,Haswell世代のサーバー向け新CPU「Xeon E5 v3」ファミリーを発表。最大CPUコア数は18基に

    Intel,Haswell世代のサーバー向け新CPU「Xeon E5 v3」ファミリーを発表。最大CPUコア数は18基に ライター:塩田紳二 Intelの資料にあったXeon E5 v3のダイ写真 2014年9月9日1:00,Intelは,Haswell世代のマイクロアーキテクチャを採用するサーバー&ワークステーション向けCPU「Xeon E5 v3」ファミリー計32製品を発表した。開発コードネーム「Haswell-EP」とも呼ばれていたもので,内蔵するCPUコア数が最大18基に達するほか,DDR4メモリに対応するといった特徴を備える。 XeonブランドのCPUは,ゲーマーが積極的に選ぶような製品ではないが,2014年8月30日に発表されたハイエンドデスクトップPCCPU「Core i7-5000番台」(開発コードネーム Haswell-E,以下同)と共通する部分もあり,ここでは概要をま

    Intel,Haswell世代のサーバー向け新CPU「Xeon E5 v3」ファミリーを発表。最大CPUコア数は18基に
    chanpe246
    chanpe246 2014/09/16
    最大コア数18, L3 45MB, DDR4メモリ対応,最上位で$2702, CPUソケット同士を結ぶインタフェースQPI,リングバス二重化,AVX2命令,メモリコントローラ2基内蔵(NUMA対応),キャッシュモニタリング(適切なVMの配置を管理する)
  • 第14回 FPGA開発基礎:~ステップ4 プログラミング~

    FPGAは、さまざまな電子機器の設計において「開発期間の短縮」や「コストダウン」といった、機器設計者が抱える悩みを解決できるデバイスの1つとして、注目を集めている。連載では、「これから格的にFPGAを使いこなしたい」という設計者向けに『これさえ知っていればFPGAの設計ができる』という4つの基ステップを4回にわたって解説している。これまでステップ1で「デザイン(論理回路)設計」について、ステップ2で「制約設定」について、ステップ3では「コンパイル」について、それぞれ述べてきた。今回は最後のステップとなる『プログラミング』についてわかりやすく解説する。 前回のステップ3では、設計した論理回路を具体的なゲート回路に変換する「コンパイル」について紹介した。「コンパイル」が完了したら、コンパイルしたデータをデバイスに書き込む前に、TimeQuestを用いてスタティック・タイミング解析を実施す

    第14回 FPGA開発基礎:~ステップ4 プログラミング~
    chanpe246
    chanpe246 2014/09/16
    SignalTap2…Quartus II に標準搭載されたロジックアナライザの機能.観測したい FPGA 内部の中間信号を指定する、これだけでデバッグ用の回路を作ることができ、これをユーザ回路と一緒にFPGA へプログラミングすることになる
  • 第13回 FPGA開発基礎:~ステップ3 コンパイル~

    アイコンをクリックするだけでコンパイルを実行 ステップ3:コンパイル デザイン作成が終了し、各種制約の設定を行った後、「コンパイル」を実行する。アルテラ社の開発ソフトウェア「Quartus II」では、画面上のアイコンをクリックするだけでこれら一連の作業が始まり、そのあとは自動的に実行される。このため、設計者の手をわずらわせることはない。 コンパイルとは、「論理合成」と「配置配線」を行う作業のことをさす。「論理合成」とは、設計者がハードウエア記述言語や回路図で作成したデザイン(論理回路)を、「 AND 」や「フリップフロップ」などの具体的なゲート回路に変換する作業のことである。 論理合成が完了すると、使用するFPGA の構造に合わせて、ロジックやピンの配置を決め、ロジック同士やロジックとピン間の配線を自動で行う。これを「配置配線」と呼ぶ(図1)。 コンパイラは、論理合成や配置配線の機能以外

    第13回 FPGA開発基礎:~ステップ3 コンパイル~
    chanpe246
    chanpe246 2014/09/16
    無駄なロジックを省き、効率の良いゲート回路に変換する。さらに使用する FPGA の内部構造を考慮しつつ、実装効率の高い構成となるように、乗算器やメモリーブロックの最適化も、開発ソフトウェアが同時に自動で実行
  • 第12回 技術者のための回路設計開発フロー その2「制約条件の設定編」

    「開発期間の短縮」や「コストダウン」といった、機器設計者が抱える悩みを解決できる手段の1つとして、FPGAの採用が拡大している。これまでFPGAになじみの薄かった設計者にとっても、さまざまな電子機器の設計にFPGAを使いこなしてみる好機が訪れている。稿では『これさえ知っていればFPGAの設計ができる』という4つの基ステップを4回にわたって解説する。今回はステップ2となる『制約設定』についてわかりやすく解説する。 FPGAの設計では、チップが設計者の期待値通りの動作が実現できるよう、論理合成/配置配線を行う前に、いくつかの制約条件を開発ツールに入力しておく必要がある。設計の手戻りを少なくし、チップの開発期間を短縮し、無駄なチップコスト/開発コストを発生させないためには、制約設定を正しく行うことがとても重要となる。制約を設定するには、開発ツールに付属したウィザードを利用したり、テキストファ

    第12回 技術者のための回路設計開発フロー その2「制約条件の設定編」
    chanpe246
    chanpe246 2014/09/16
    ピン・アサイン制約:Pin Planner…ピン番号,IO規格(3.3V,TTLとか), タイミング制約:TimeQuest…FPGA内部の周波数やI/Oタイミングなど検証(Synopsys Design Constraints (SDC)を採用),
  • 第11回 技術者のための回路設計開発フロー その1「デザイン設計編」

    連載では、これまでFPGA設計を行ったことがない技術者であっても、すぐにFPGAを製品開発に利用することができるよう、その設計開発フローと開発工程の概要をわかりやすく紹介する。 FPGA を設計するためのフローは、図1のように仕様書の作成からネットリストの出力まで、いくつかのステップに分類される。ASIC設計においてもほぼ同様のフローとなるので、ASIC設計者にも馴染みがあるのではないだろうか。ASIC設計では、サードベンダー各社から提供されるさまざまな設計ツールを組み合わせて使用することが多く、ASICを設計する技術者が、各ツールの機能や作業手順を覚えたり、データベースの共有化を図ったりする必要もある。しかし、FPGA設計ではデザインの作成からネットリストの出力まで、全てのステップに対応することができる設計ツールが用意されているため、複数のツールの操作を覚えなくて済む。 「1つの設計ツ

    第11回 技術者のための回路設計開発フロー その1「デザイン設計編」
    chanpe246
    chanpe246 2014/09/16
    メガファンクション … ethernet mac, crcコンパイラ,PCIコンパイラ,FIRコンパイラ,FFT, DDR/DDR2コントローラなど
  • インテル® FPGA の開発フロー - 半導体事業 - マクニカ

    このページでは、インテル® FPGA の開発フローを説明し、各開発フェーズで皆さんに参照してほしい情報を紹介しています。 そもそも、FPGA って何?と思っている方や FPGA を使ってみたいけど、何からやったら良いかわからない!という方は、こちらの記事が必見です! ▶ FPGA は魔法の箱や~! <ほんとのほんとの導入編> ▶ その1. FPGA 開発をはじめるための環境づくり ▶ その2. FPGA 開発をはじめるために準備するもの ▶ その3. FPGA 開発をはじめるために必要な知識 ▶ その4. FPGA 開発の流れ ▶ その5. 役立つコンテンツの紹介 インテル® FPGA の開発を行うには、インテル® Quartus® Prime 開発ソフトウェアを使用します。Quartus® Prime の基的な操作を簡単に理解したい方は、このチュートリアルで習得することができます。 ▶

    インテル® FPGA の開発フロー - 半導体事業 - マクニカ
    chanpe246
    chanpe246 2014/09/16
    1 仕様設計 2 RTL設計 3 論理検証 4 制約設定(ピン配,タイミング制約) 5 コンパイル(論理合成:ゲート回路への変換,回路最適化,配置配線:回路の実デバイス上への配置) 6 タイミング検証 7 実機への書き込み 8 実機検証