第12回 技術者のための回路設計開発フロー その2「制約条件の設定編」

「開発期間の短縮」や「コストダウン」といった、機器設計者が抱える悩みを解決できる手段の１つとして、FPGAの採用が拡大している。これまでFPGAになじみの薄かった設計者にとっても、さまざまな電子機器の設計にFPGAを使いこなしてみる好機が訪れている。本稿では『これさえ知っていればFPGAの設計ができる』という4つの基本ステップを4回にわたって解説する。今回はステップ2となる『制約設定』についてわかりやすく解説する。 FPGAの設計では、チップが設計者の期待値通りの動作が実現できるよう、論理合成/配置配線を行う前に、いくつかの制約条件を開発ツールに入力しておく必要がある。設計の手戻りを少なくし、チップの開発期間を短縮し、無駄なチップコスト/開発コストを発生させないためには、制約設定を正しく行うことがとても重要となる。制約を設定するには、開発ツールに付属したウィザードを利用したり、テキストファ

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ピン・アサイン制約：Pin Planner…ピン番号，IO規格(3.3V,TTLとか)， タイミング制約：TimeQuest…FPGA内部の周波数やI/Oタイミングなど検証（Synopsys Design Constraints (SDC)を採用），