【後藤弘茂のWeekly海外ニュース】IDFで公開された「Nehalem」の内部アーキテクチャ
●L2キャッシュまでを含んだCPUコアブロック Intelは、4月2～3日にかけて中国上海で開催されている技術カンファレンス「Intel Developer Forum(IDF)」において、次期CPUマイクロアーキテクチャ「Nehalem(ネハーレン)」の概要を発表した。 Nehalemは一言で説明すると、現在のCore Microarchitecture(Core MA)の骨格に、新たにSMT(Simultaneous Multi-Threading)や3階層のキャッシュ、階層化したTranslation Lookaside Buffer (TLB)や分岐予測ユニットを始め、さまざまな機能を加えることでCPUコアのパフォーマンスアップを図ったCPUだ。加えて、高速インターコネクト「QuickPath Interconnect(QPI)」とDDR3 DRAMインターフェイスを実装し、システ
元麻布春男の週刊PCホットライン
Nehalem世代のデスクトップPCプラットフォームがこれまでと異なるのは、ハイエンドとメインストリームでプラットフォーム間の互換性がなくなることだ。これまでも、ハイエンドのSkulltrailは、ワークステーション向けのインフラを流用したため、一般のデスクトップPCプラットフォームとは異なっていたが、Nehalem世代ではさらにその傾向が強まる。 年内に登場するCore i7プロセッサ(コードネーム:Bloomfield)のプラットフォームは、Sulltrail同様、ワークステーションとの共通点が多い。基本的に同じX58チップセット(同Tylersburg)であり、ICHを併用した3チップ構成(CPU、Northbridge、Southbridge)のプラットフォームだ。外付けだけがサポートされるグラフィックスのAP(Attach Point:接続点)は、X58チップセットが提供する。メ
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