GitHub - litex-hub/linux-on-litex-vexriscv: Linux on LiteX-VexRiscvYou signed in with another tab or window. Reload to refresh your session. You signed out in another tab or window. Reload to refresh your session. You switched accounts on another tab or window. Reload to refresh your session. Dismiss alert
ZEROからのFPGA : 回路規模が小さく高クロックで動作するCPUの設計
アーキテクチャー コードサイズを小さくするために、今回は命令長を16bitにしました。レジスター幅のデフォルト値は16bitですがパラメーターで可変となっているのでアプリケーションの必要に合わせて32bitや64bitに変更できます。 回路規模の縮小、動作周波数向上のための工夫 深いパイプライン動作周波数を上げるため深めの7段ステージパイプラインの設計にしました。また、完全なパイプライン設計にしているので最小1サイクルで命令を連続実行できます。 乗算命令とシフト命令は深いパイプラインで実行テストの結果、乗算命令とシフト命令が特に遅延が大きいため、実行段で3〜4サイクルの遅延を許容する設計にし、パイプライン化した回路が生成されるようにしました。 レジスターファイルをブロックRAMで構成可能パイプラインはより深くなりますが、多くのレジスターを実装した場合でも回路規模が大きくなりません。（実際に
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