60年前から存在するメモリの欠陥を克服し、レイテンシーを削減する新たな手法「Tailslayer」が登場
Googleの研究員であるローリー・ワイアード氏が、60年前から存在しているDRAMの欠陥を克服するためのライブラリ「Tailslayer」を公開しました。 GitHub - LaurieWired/tailslayer: Library for reducing tail latency in RAM reads · GitHub https://github.com/LaurieWired/tailslayer Your RAM Has a 60 Year Old Design Flaw. I Bypassed It. - YouTube コンピューターのメモリとして広く使用されているDRAMは、キャパシタに蓄えられた電荷の有無で「0」と「1」を判別する仕組みです。キャパシタ内の電荷は時間と共に失われるため、電荷を一度読み出して書き込み直す「リフレッシュ」という作業を一定時間ごとに行い
Linux で DMA Bufferを mmap した時に CPU Cacheが無効になる場合がある (はじめに) - Qiita
Deleted articles cannot be recovered. Draft of this article would be also deleted. Are you sure you want to delete this article? はじめに Linux では DMA Bufferを mmap した時に、ある条件が揃うと CPU Cache が無効になり、パフォーマンスが極端に落ちる場合があります。そこで、何故そのようなことが起こるのか説明します。少し長くなるので、次のように記事を幾つかに分けて投稿します。 はじめに(この記事) Cache Coherence 問題 Cache Aliasing 問題 Linux Kernel の Cache 問題の扱い Linux では Cache Coherence Hardware を持っていないとDMA Buffer をmm
RISC-V Debugの最小構成を整理する(1. 最小構成の整理) - FPGA開発日記
RISC-V Debug Specを読みながら、自作CPUにデバッグ機能を入れるための構成を整理している。 Debug Spec は対象範囲が広く、最初に読むと「CPU に何を追加すればよいのか」と「CPU の外に何を置くべきか」が少し見えづらい。 特に整理したいのは以下の点だ。 CPU の中に何を持つべきか Debug Module(DM) はどこまで必要か DTM / DMI / DM / HART の境界はどこか 「最小構成」と「仕様準拠」はどこまで一致するか ここではまず、単一 hart を対象にした最小構成に絞って整理する。 参考文献：https://github.com/riscv/riscv-debug-spec/releases/download/1.0/riscv-debug-specification.pdf まず全体構成 RISC-V Debugの全体構成は、ざっくり
GitHub - darklife/darkriscv: opensouce RISC-V cpu core implemented in Verilog from scratch in one night!
Developed in a magic night of 19 Aug, 2018 between 2am and 8am, the DarkRISCV softcore started as an proof of concept for the opensource RISC-V instruction set. Although the code is small and crude when compared with other RISC-V implementations, the DarkRISCV has lots of impressive features: implements the UCB RISC-V RV32E and RV32I user space instruction set optional CSRs for interrupts and debu
BL702をmcuとして使ってみる - Qiita
Deleted articles cannot be recovered. Draft of this article would be also deleted. Are you sure you want to delete this article? 目的 まず、BL702って何なのって話から、始まるのだろうね。 USBシリアル変換器として使われているが、その実態は、 32-bit RISC-V,fmax 144MHz,132KB RAM,192KB ROM,512KB Flash搭載のmcuなのだ。 単品でUSBからのプロクラム書き込みが可能、mcuとして動作する。 しかも安そうだし。 ◆◆◆ 之は遊んでみるしか無いだろう ◆◆◆ 開発環境を確認する前に、勇み足でポチっちゃったよ。使えなかったらどうしよう。 経緯 Tang-Nano-4Kについては前回書いた Tang-Nano-4
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Intel CPUの新技術は「ベンチの正確性に影響」Geekbenchが指摘
GitHub - YosysHQ/riscv-formal: RISC-V Formal Verification Framework
What is rustc? - The rustc book
GitHub - MrJake222/debug_uart: Debugging UART interface for 6502/RISC-V
GitHub - MrJake222/6502_verilog: 6502+VGA+PS/2 verilog implementation
GitHub - MrJake222/riscv-ice40: RISC-V survey for open-source iCE40 boards (pico-ice)
GitHub - PythonLinks/awesome-risc-v-soft-cores: Compares the different RISC-V soft cores in order to help you select the best one for your application.
GitHub - riscv/riscv-debug-spec: Working Draft of the RISC-V Debug Specification Standard
GitHub - ept221/tinySoC: An 8-bit SoC for implementation on an iCE40 FPGA.
GitHub - Obijuan/Z80-FPGA: Z80 CPU for OpenFPGAs, with Icestudio
GitHub - abnoname/iceZ0mb1e: FPGA 8-Bit TV80 SoC for Lattice iCE40 with complete open-source toolchain flow using yosys and SDCC
GitHub - olofk/corescore: CoreScore
GitHub - splinedrive/kianRiscV: RISC-V XV6/Linux SoC, marchID: 0x2b
Adding custom instructions in the RISC-V ISA — Adding custom instructions in the RISC-V ISA https://gitlab.com/pages/sphinx documentation
GitHub - emeb/icestick_6502: A small 6502 system build on a Lattice Icestick FPGA development board
