フリーな EDA 関連ツールの話題
SystemC 以外の、無償で使える EDA (Electronic Design Automation) 関係のツールの情報です。 プータローが回路設計者を気取るためのアイテムとしても重要ですが、そこそこ仕事に使えたりもします。 勿論、各ツールの使える機能を嗅ぎ分けて、つぎはぎする甲斐性は必要ですが... -- しかし最近、どう見ても "cygwin で EDA" のページやなあ...(2004-01-24) -- のぼしぇもんが cygwin 使いなので仕方ないか... コマンドラインで、フィルタや script 言語などの utility と、 自由に組み合わせて使えないと意味が無いと信じておりますので、 -- "ホントにお前はちゃんと使いこなしているのか ?" という突っ込みは勘弁 (-_-;)... モロ windows 用の GUI ベースのツール
Free Verilog-VHDL converter (CQV2V) support page
CQ出版社デザインウェーブ誌2004年7月号上で私が作成したフリーVerilog-VHDL変換ツール CQV2V（フリーウェア）をサポートするためのＨＰです．
Debian -- Package Search Results -- gplcver
Limit to suite: [buster] [buster-updates] [buster-backports] [bullseye] [bullseye-updates] [bullseye-backports] [bookworm] [bookworm-updates] [bookworm-backports] [trixie] [sid] [experimental] Limit to a architecture: [alpha] [amd64] [arm] [arm64] [armel] [armhf] [avr32] [hppa] [hurd-i386] [i386] [ia64] [kfreebsd-amd64] [kfreebsd-i386] [m68k] [mips] [mips64el] [mipsel] [powerpc] [powerpcspe] [ppc6
「Icarus Verilog」+「IVI」の使い勝手を試す ――波形表示GUI付きのフリー・シミュレータ
ここでは，フリー・ソフトウェアとして提供されている波形表示ソフトウェア「IVI」を紹介する．Icarus VerilogなどのHDLシミュレータにIVIを組み込むことにより，波形表示GUI付きのシミュレータとして利用できる． （編集部） フリーのVerilog HDLシミュレータとして知られている「Icarus Verilog」注1はGUI（graphical user interface）を備えていないので，シミュレーションを行ってもそのままでは波形を観測できません．従来はシミュレーション結果をvcdファイルとして記録し，それをほかの波形ビューワ（GTKWaveなど）で見るという手順を踏んでいました． しかし，最近では，波形を表示するGUIソフトウェア「IVI」の開発プロジェクトが進められています．これを利用すれば，Icarus Verilogのシミュレーション結果を簡単に波形表示でき
新居良祐サポートページ - Verilog-HDL入門
Verilog-HDL 入門 私は，LSI に関する研究をしているため，回路をテキストで記述する（ネットリストを書く）ことがあります。これが，結構面倒くさい！！ ある時ふと「Verilog」で回路を設計してみようと思い，記述してみると Verilog で記述する方が“ん10倍”楽でした（← 専門の人からすると，当然だと思いますが…）。 今回，Verilog に関する自分用のメモとしてこのページに残すことにしました。ただし，私は Verilog-HDL の専門家ではないので，誤った記述が多々存在するかもしれません。その場合には，ぜひご一報ください。 （注：プログラムも表も，キャプションを全て“図”としています） メインメニュー Verilog-HDL とは Verilog シミュレータと波形表示ソフトのインストール いりなり Verilog を書いて，シミュレーションしてみる Verilog
新居良祐サポートページ - Verilog-HDL入門
5.3 モジュール宣言（module, endmodule） module モジュール名（入出力ポート名）; … … 回路の記述 … … endmodule モジュールとは回路ブロックのことです。Verilog-HDL で回路やシミュレーションの記述を行うときには必ず宣言します。モジュールの最後は endmodule と記述します。 module には必ずセミコロン“;”が必要ですが，endmodule には必要ありません。 モジュール名には適当な名前（識別子）を付けることができます。入出力ポート名には，入力信号と出力信号の両方を記述してください。 5.4 ポート宣言（input, output） input 入力信号名; output 出力信号名; モジュール宣言の入出力ポート名で記述したものを，入力と出力に分けて宣言します。またバスの宣言も可能です。たとえば， input a3, a2
Verilog Simulator & FPGA &CPUのページ
Veritakは、高速Verilog HDLシミュレータです。WindowsXP/Windows2000/Vista（32ビット/64ビット）/Windows7(32ビット/64ビット）の環境下で動作します。 LSI エンジニアによるプロフェッショナルLSIエンジニア為の設計ツールですが、FPGAの開発ツールとしてもご利用いただけます。 フリーのWEB Editionでもゲート規模でいえば、搭載RAMも含めると100万ゲート規模の開発が可能な時代になってきました。設計ツールさえ整えれば、独自アーキテクチャでCPUやDSP等何でもFPGAで実装が可能です。また、最近は、CコンパイラもオリジナルCPUに対応させることができるような環境が整ってきました。 オリジナルCPUをFPGAで走らせる、20年前には、考えられなかった夢が今、現実になろうとしています。 FPGAでCPUを自作したい方のために
Icarus Verilogの使い方
フリーの Verilog シミュレータ Icarus Verilog の使用方法です。 Version 0.6のコマンドラインオプションを参考にしているため、上位バージョンでは更なるオプションがあるかもしれません。 書式 iverilog [-ESVv] [-Cpath] [-ccmdfile] [-g1|-g2|-g3.0] [-Dmacro[=defn]] [-pflag=value] [-Iincludedir] [-mmodule] [-Mfile] [-Nfile] [-ooutputfilename] [-stopmodule] [-ttype] [-Tmin/typ/max] [-Wclass] [-ypath] sourcefile コマンドラインオプション iverilogは以下のオプションを指定可能です。 オプション 説明
【インフォシーク】Infoseek ： 楽天が運営するポータルサイト
日頃より楽天のサービスをご利用いただきましてありがとうございます。 サービスをご利用いただいておりますところ大変申し訳ございませんが、現在、緊急メンテナンスを行わせていただいております。 お客様には、緊急のメンテナンスにより、ご迷惑をおかけしており、誠に申し訳ございません。 メンテナンスが終了次第、サービスを復旧いたしますので、 今しばらくお待ちいただけますよう、お願い申し上げます。
Verilog
// Verilog-HDL の Module の説明 // {} は必要に応じて記入することを示す。必要でない場合は記述することはいらない。 // <> はバスの情報やビット幅の定義をする場合に必要である。 {`timescale 単位 / 精度} {`include "ファイル名"} {`define マクロ名 値} module モジュール名<(ポート名,{ポート名})>; {input <[ビット幅]> ポート名,{ポート名};} {output <[ビット幅]> ポート名,{ポート名};} {inout <[ビット幅]> ポート名,{ポート名};} // オブジェクト宣言 {reg <[ビット幅]> レジスタ名,{レジスタ名};} // 記憶素子 {reg [ビット幅] メモリ名[アドレ
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